JPH0330828B2

JPH0330828B2 -

Info

Publication number: JPH0330828B2
Application number: JP11010782A
Authority: JP
Inventors: Harunori Sato; Ryuichi Sakano
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1982-06-25
Filing date: 1982-06-25
Publication date: 1991-05-01
Also published as: JPS58225358A

Description

【発明の詳細な説明】この発明は、電気信号について、各種演算操作
時において、しばしば必要とされるその絶対値を
得るための絶対値回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an absolute value circuit for obtaining the absolute value of an electrical signal, which is often required during various arithmetic operations.

従来、種々の絶対値回路が提案されているが、
演算増幅器などを用いたものが多く、したがつて
使用回路素子が増えIC化には不適であつた。 Conventionally, various absolute value circuits have been proposed, but
Many of them used operational amplifiers and the like, which increased the number of circuit elements used and made them unsuitable for IC implementation.

この発明は、演算増幅器を用いずに簡単な回路
構成で、IC化に適した高い精度の絶対値回路を
提供することを目的としている。以下、この発明
を図面に基づいて説明する。 The object of the present invention is to provide a highly accurate absolute value circuit suitable for IC implementation, with a simple circuit configuration without using an operational amplifier. The present invention will be explained below based on the drawings.

第１図はこの発明の一実施例を示す回路図で、
T₁，T₂はそれらの間に交番入力信号が印加され
る入力端子、T₃は出力端子、Q₁，Q₂，Q₃，Q₄は
それぞれ前記入力端子T₁およびT₂に接続された
入力トランジスタ、Q₅，Q₆，Q₇はPNPカーレン
トミラー（以下第１のカーレントミラーCM₁と
いう）を構成するトランジスタ、Q₈，Q₉はNPN
カーレントミラー（以下第２のカーレントミラー
CM₂という）を構成するトランジスタ、Q₁₀，
Q₁₁，Q₁₂はPNPカーレントミラー（以下第３の
カーレントミラーCM₃という）を構成するトラ
ンジスタ、Q₁₃，Q₁₄はNPNカーレントミラー
（以下第４のカーレントミラーCM₄という）を構
成するトランジスタ、Q₁₅，Q₁₆は出力トランジ
スタ、R₁は入力信号に比例した電流を流すため
の抵抗器、R₂は前記抵抗器R₁に相当する抵抗器、
R₃は出力抵抗器、Ｂは定電圧電源で、その電圧
はE_Bである。 FIG. 1 is a circuit diagram showing an embodiment of this invention.
T ₁ , T ₂ are input terminals between which an alternating input signal is applied, T ₃ is an output terminal, and Q ₁ , Q ₂ , Q ₃ , Q ₄ are connected to said input terminals T ₁ and T ₂ respectively. The input transistors Q ₅ , Q ₆ , and Q ₇ are transistors that constitute a PNP current mirror (hereinafter referred to as the first current mirror CM ₁ ), and Q ₈ and Q ₉ are NPN transistors.
Current mirror (hereinafter referred to as the second current mirror)
CM ₂ ), Q ₁₀ ,
Q ₁₁ and Q ₁₂ are transistors forming a PNP current mirror (hereinafter referred to as third current mirror CM ₃ ), and Q ₁₃ and Q ₁₄ are transistors forming an NPN current mirror (hereinafter referred to as fourth current mirror CM ₄ ). The constituent transistors, Q ₁₅ and Q ₁₆ are output transistors, R ₁ is a resistor for flowing a current proportional to the input signal, R ₂ is a resistor corresponding to the resistor R ₁ ,
R ₃ is an output resistor, B is a constant voltage power supply, and its voltage is E _B.

第２図はこの回路の動作を説明するための入出
力波形図であり、横軸は時間ｔを示す。第２図に
おいて、ａは入力端子T₁，T₂が加わる入力信号
v₁，V₂の差を示す入力信号v_iの波形であり、ｂは
出力電圧v₀を示す。以下、第２図を参照しながら
第１図の回路の動作を説明する。 FIG. 2 is an input/output waveform diagram for explaining the operation of this circuit, and the horizontal axis indicates time t. In Figure 2, a is the input signal to which input terminals T ₁ and T ₂ are applied.
This is the waveform of the input signal v _i indicating the difference between v ₁ and V ₂ , and b indicates the output voltage v ₀ . The operation of the circuit shown in FIG. 1 will be explained below with reference to FIG.

第２図ｂに示す時点t₀において、定電圧電源Ｂ
が接続され、時点t₁に入力端子T₁，T₂にそれぞ
れ入力信号v₁，v₂が供給され、端子間にv_i＝v₁−
v₂の入力電圧が第２図ａに示されるように印加さ
れる。 At time t ₀ shown in FIG. 2b, constant voltage power supply B
are connected, input signals v ₁ and v 2 are supplied to input terminals T ₁ and T ₂ respectively at time t ₁ , and v _i = v ₁ ₋ between the terminals.
An input voltage of v ₂ is applied as shown in Figure 2a.

第１図、第２図において、時点t₁〜t₂の間は、
v₁＞v₂、すなわちv_i＞０であるので、トランジス
タQ₁，Q₂の各エミツタ電位v₁₀，v′₁₀およびトラ
ンジスタQ₃，Q₄の各エミツタ電位v₃₀，v′₃₀の関
係は、下記第(1)式となる。 In FIGS. 1 and 2, between time t ₁ and _{t 2} ,
Since v ₁ > v ₂ , that is, v _i > 0, the relationship between the emitter potentials v ₁₀ , v' ₁₀ of transistors Q ₁ and Q ₂ and the emitter potentials v ₃₀ , v' ₃₀ of transistors Q ₃ and Q ₄ is is the following equation (1).

v₁₀＞v₃₀ v′₁₀＞v′₃₀ ……(1) また、このとき、v′₁₀＞v₃₀であるので、トラン
ジスタQ₃は、カツトオフになりそのエミツタ電
流I₃は０となり、抵抗器R₂には電流は流れない。 v ₁₀ > v ₃₀ v' ₁₀ >v' ₃₀ ...(1) Also, at this time, since v' ₁₀ > v ₃₀ , transistor Q ₃ is cut off and its emitter current I ₃ becomes 0, and the resistance No current flows through the device _R2 .

次に前記第(1)式で説明したように、抵抗器R₁
の両端子間の電圧v′_iは、 v′_i＝v₁₀−v′₃₀＝（v₁−kT／ｑι_oI₁／I_S
）−（v₂−kT／ｑι_oI₄／I_S）＝v₁−v₂＝v_i……(2) ただし、ｋ：ボルツマン定数Ｔ：絶対温度ｑ：電子の電荷 I_S：トランジスタの逆方向飽和電流 I₁：トランジスタQ₁のエミツタ電流 I₄：トランジスタQ₄のエミツタ電流である。 Next, as explained in equation (1) above, the resistor R ₁
_The voltage _v _′ _i _between _both _terminals _of
) − (v ₂ − kT / qι _o I ₄ / I _S ) = v ₁ − v ₂ = v _i ...(2) where, k: Boltzmann's constant T: Absolute temperature q: Electron charge I _S : Transistor's Reverse saturation current I ₁ : Emitter current of transistor Q ₁ I ₄ : Emitter current of transistor Q ₄ .

また、ここで、トランジスタQ₁，Q₄のエミツ
タ電流I₁，I₄の後述のごとく等しくなるように設
定してある。 Furthermore, the emitter currents I ₁ and I ₄ of the transistors Q ₁ and Q ₄ are set to be equal as described later.

ここで、抵抗器R₁を流れる電流I₁＝v_i／R₁は、
トランジスタQ₁のエミツタ電流となり、第１の
カーレントミラーCM₁を構成するトランジスタ
Q₅，Q₆，Q₇のベース側入力端子の電流として流
れ、トランジスタQ₆のコレクタ電流I₆は、下記第
(3)式となる。 Here, the current I ₁ = v _i /R ₁ flowing through the resistor R ₁ is
A transistor that becomes the emitter current of transistor Q ₁ and constitutes the first current mirror CM ₁
The current flows through the base side input terminals of Q ₅ , Q ₆ , and Q ₇ , and the collector current I ₆ of transistor Q ₆ is
Equation (3) is obtained.

I₆＝Ｘ・I₁＝Xv_i／R₁ Ｘ＝C₆／C₅ ……(3) ただし、C₅，C₆はトランジスタQ₅，Q₆のコレ
クタ面積である。 I ₆ =X·I ₁ =Xv _i /R ₁ X=C ₆ /C ₅ (3) where C ₅ and C ₆ are collector areas of transistors Q ₅ and Q ₆ .

次に、このコレクタ電流I₆は、第２のカーレン
トミラーCM₂を構成するトランジスタQ₈，Q₉の
ベース側の入力端子電流として流れ、トランジス
タQ₈のコレクタ電流I₈は、下記第(4)式となる。 Next, this collector current I ₆ flows as the input terminal current on the base side of the transistors Q ₈ and Q ₉ that constitute the second current mirror CM ₂ , and the collector current I ₈ of the transistor Q ₈ is 4) Equation becomes.

I₈＝Ｙ・I₆＝XY・v_i／R₁ Ｙ＝E₈／E₉ ……(4) ただし、E₈，E₉はトランジスタQ₈，Q₉のエミ
ツタ面積であり、上記第(4)式で、XY＝２に設定
すると、下記第(5)式となる。 I ₈ =Y・I ₆ =XY・_vi /R ₁ Y=E ₈ /E ₉ ...(4) However, E ₈ and E ₉ are the emitter areas of transistors Q ₈ and Q ₉ , and the above ( If we set XY=2 in equation 4), we get equation (5) below.

I₈＝２・v_i／R₁ ……(5) 前記エミツタ電流I₁、コレクタ電流I₈よりトラ
ンジスタQ₄のエミツタ電流I₄は、 I₄＝I₈−I₁＝v_i／R₁ ……(6) I₄＝I₁＝v_i／R₁＝I₈／２ ……(7) 上記第(6)、(7)式となり、トランジスタQ₁，Q₄
のエミツタ電流I₁，I₄は等しくなり、前記第(2)式
を満たし、かつトランジスタQ₉には入力信号に
比例した電流が流れることが分る。 I ₈ = 2・_vi / R ₁ ...(5) From the emitter current I ₁ and collector current I ₈ , the emitter current I ₄ of transistor Q ₄ is: I ₄ = I ₈ − I ₁ = v _i / R ₁ ...(6) I ₄ = I ₁ = v _i /R ₁ = I ₈ /2 ...(7) The above equations (6) and (7) are obtained, and the transistors Q ₁ and Q ₄
It can be seen that the emitter currents I ₁ and I ₄ are equal and satisfy the above equation (2), and a current proportional to the input signal flows through the transistor Q ₉ .

次に時点t₂〜t₃の間は、v₁＞v₂、すなわちv_i＞
０であるので前記時点t₁〜t₂の説明と同様に v₁₀＜v₃₀ v′₁₀＜v′₃₀ ……(8) と、上記第(8)式の条件となり、トランジスタQ₁，
Q₂はカツトオフとなり、抵抗器R₁には電流は流
れない。トランジスタQ₃，Q₄は順バイアスとな
り、抵抗器R₂端子間の電圧v″_iは、下記第(9)式と
なる。 Next, between time points t ₂ and _{t 3} , v ₁ > v ₂ , that is, v _i >
0, so the condition of the above equation ( ₈ ) is set as _{v 10} _< v ₃₀ v' ₁₀ <v' ₃₀ (8), and the transistor Q ₁ ,
Q ₂ is cut off and no current flows through resistor R ₁ . The transistors Q ₃ and Q ₄ are forward biased, and the voltage v″ _i between the resistor R ₂ terminals is expressed by the following equation (9).

v″_i＝v₃₀−v′₁₀＝（v₂−kT／ｑι_oI₃／I_S
）−（v₁−kT／ｑι_oI₂／I_S）＝v₂−v₁＝v_i……(9) ただし、ここでもトランジスタQ₃，Q₂のエミ
ツタ電流I₃，I₂は後述するように等しく設定して
ある。 v″ _i =v ₃₀ −v′ ₁₀ =(v ₂ −kT/qι _o I ₃ /I _S
) − (v ₁ − kT / qι _o I ₂ / I _S ) = v ₂ − v ₁ = v _i ...(9) However, here again, the emitter currents I ₃ and I ₂ of transistors Q ₃ and Q ₂ will be explained later. It is set equal to

また、前記時点t₁〜t₂の説明と同様に I₃＝v_i／R₂ ……(10) I₆＝Ｘ・I₃＝Ｘ・v_i／R₂ Ｘ＝C₁₀／C₁₁ ……(11) ただし、C₁₀，C₁₁はトランジスタQ₁₀，Q₁₁のコ
レクタ面積である。 Also, similar to the explanation for the time points t ₁ to t ₂ above, I ₃ = v _i /R ₂ ... (10) I ₆ = X・I ₃ = X・v _i /R ₂ X=C ₁₀ /C ₁₁ ... ...(11) However, C ₁₀ and C ₁₁ are the collector areas of transistors Q ₁₀ and Q ₁₁ .

次にトランジスタQ₁₄のコレクタ電流I₁₄は、下
記第（12）式となる。 Next, the collector current I ₁₄ of the transistor Q ₁₄ is expressed by the following equation (12).

I₁₄＝Ｙ・I₆＝XY・v_i／R₂ Ｙ＝E₁₄／E₁₃ ……(12) ただし、E₁₃，E₁₄はトランジスタQ₁₃，Q₁₄のエ
ミツタ面積であり、上記第（12）式で、XY＝２
に設定すると、下記第（13）式となる。 I ₁₄ =Y・I ₆ =XY・_vi /R ₂ Y=E ₁₄ /E ₁₃ ...(12) However, E ₁₃ and E ₁₄ are the emitter areas of transistors Q ₁₃ and Q ₁₄ , and the above ( 12) In the formula, XY=2
When set to , the following equation (13) is obtained.

I₁₄＝２v_i／R₂ ……(13) 前記I₃，I₁₄より、トランジスタQ₂のエミツタ
電流I₂は、 I₂＝I₁₄−I₃v_i／R₂ ……(14) I₂＝I₃＝v_i／R₂＝I₁₄／２ ……(15) 上記式（14）、（15）式となり、トランジスタ
Q₃，Q₂のエミツタ電流I₃，I₂は各々等しく、前記
第(9)式を満たし、かつトランジスタQ₁₃には入力
信号v_iに比例した電流が流れることが分る。 I ₁₄ = 2v _i /R ₂ ...(13) From the above I ₃ and I ₁₄ , the emitter current I ₂ of transistor Q ₂ is: I ₂ = I ₁₄ −I ₃ v _i /R ₂ ... (14) I ₂ = I ₃ = v _i /R ₂ = I ₁₄ /2 ...(15) The above formulas (14) and (15) are obtained, and the transistor
It can be seen that the emitter currents I ₃ and I ₂ of Q ₃ and Q ₂ are equal and satisfy the above-mentioned equation (9), and a current proportional to the input signal v _i flows through the transistor Q ₁₃ .

時点t₃〜t₄の間ではv₁＞v₂となり、時点t₁〜t₂の
動作と同じであることは明らかである。また、第
３、第４のカーレントミラーCM₃，CM₄がそれ
ぞれ第１、第２のカーレントミラーCM₁，CM₂
にそれぞれ対応し、また、電流I₁₃はI₆に対応する
ものである。 It is clear that v ₁ >v ₂ between time points t ₃ and _{t 4} , and the operation is the same as that between time points t ₁ and t ₂ . Further, the third and fourth current mirrors CM ₃ and CM ₄ are respectively the first and second current mirrors CM ₁ and CM _{2 .}
and the current I ₁₃ corresponds to I ₆ respectively.

出力トランジスタQ₁₅，Q₁₆は、上記入力信号
に比例した電流を流すトランジスタQ₉，Q₁₃の
各々ベースに接続されているので、そのコレクタ
電流I₁₅，I₁₆は入力信号v_iに比例し、かつ時点t₁〜
t₂の間で、コレクタ電流I₁₅が、時点t₃〜t₄の間で
コレクタ電流I₁₆が流れる。 Output transistors Q ₁₅ and Q ₁₆ are connected to the bases of transistors Q ₉ and Q ₁₃ , respectively, which flow currents proportional to the input signal, so their collector currents I ₁₅ and I ₁₆ are proportional to the input signal v _i. , and time t ₁ ~
During t ₂ a collector current I ₁₅ flows, and between times t ₃ and _{t 4} a collector current I ₁₆ flows.

出力抵抗器R₃には、コレクタ電流I₁₅とI₁₆の加
算した電流が流れるため、出力端子T₃の電位V₀
は、下記第（16）式となる。 Since the sum of the collector currents I ₁₅ and I ₁₆ flows through the output resistor R ₃ , the potential V ₀ of the output terminal T ₃
is the following equation (16).

V₀＝E_B−R₃（I₁₅＋I₁₆）＝E_B−R₃（I₉＋I₁₄）＝E_B−R
₃・v_i・Ｘ（１／R₁＋１／R₂）＝E_B−v_i・2X・R₃／R₁…
…(16) 第（16）式は、第２図ｂの曲線を示すことが分
る。 V ₀ = E _B - R ₃ (I ₁₅ + I ₁₆ ) = E _B - R ₃ (I ₉ + I ₁₄ ) = E _B - R
₃・v _i・X (1/R ₁ +1/R ₂ )=E _B −v _i・2X・R ₃ /R ₁ …
...(16) It can be seen that equation (16) shows the curve shown in Figure 2b.

以上詳細に説明したように、この発明による絶
対値回路によれは、演算増幅回路等を用いること
なく、簡潔な回路で高精度の絶対値出力を得ら
れ、また、IC化にも適し、利用範囲も広い利点
がある。 As explained in detail above, the absolute value circuit according to the present invention can obtain a highly accurate absolute value output with a simple circuit without using an operational amplifier circuit, etc., and is also suitable for IC implementation. It also has the advantage of a wide range.

[Brief explanation of drawings]

第１図はこの発明の一実施例を示す回路構成
図、第２図はその動作説明のための波形図であ
る。図中、T₁，T₂は入力端子、T₃は出力端子、Q₁
〜Q₄は入力トランジスタ、Q₅〜Q₁₄はトランジス
タ、Q₁₅，Q₁₆は出力トランジスタ、CM₁〜CM₄
は、第１〜第４のカーレントミラー、Ｂは定電圧
電源、R₁〜R₃は抵抗器である。なお、図中の同
一符号は同一または相当部分を示す。 FIG. 1 is a circuit configuration diagram showing an embodiment of the present invention, and FIG. 2 is a waveform diagram for explaining its operation. In the figure, T ₁ and T ₂ are input terminals, T ₃ is output terminal, and Q ₁
~ _Q4 is the input transistor, _Q5 ~ _Q14 are the transistors, _Q15 , _Q16 are the output transistors, _CM1 ~ _CM4
are first to fourth current mirrors, B is a constant voltage power supply, and R ₁ to _{R 3} are resistors. Note that the same reference numerals in the figures indicate the same or corresponding parts.

Claims

[Claims]

1 Input terminal T ₁ to which input signals v ₁ and v ₂ are applied,
T ₂ and input transistors Q ₁ , Q ₂ , Q ₃ , whose bases are connected to these input terminals T ₁ , T ₂ respectively.
Q ₄ and resistors R ₁ and R ₂ connected to the emitters of these input transistors Q ₁ and Q ₃ , and the relationship between the input signals v ₁ and v ₂ is (v ₁ > v ₂ ). When, the emitter of the input transistor _Q4 is connected to the resistor _R1 so that a current _I1 proportional to the input signal _v1 - _v2 flows through the resistor _R1 , and the input signals _v1 , _v2 When the relationship is (v ₁ < v ₂ ), the emitter of the input transistor Q ₂ is connected to the resistor R 2 so that a current I ₃ proportional to the input signal v ₂ −v ₁ flows through the resistor R ₂ .
It is connected to R ₂ and further consists of transistors Q ₅ , Q ₆ , and Q ₇ that flow the current I ₁ to the base terminal side, the current ratio is set to (1:X), and flow the current I ₆ to the collector side. The first current mirror CM ₁ and the current I ₆ are passed to the base terminal side, and the current ratio is (1:
A second current mirror CM ₂ consisting of transistors Q ₈ and Q ₉ set to Y) and (XY = 2) and its base connected to the base of this current mirror CM ₂ , and the collector output An output transistor Q ₁₅ connected to the terminal T ₃ and a transistor that flows the current I ₃ to the base terminal side, the current ratio is set to (1:X), and the current I ₁₃ flows to the collector side.
A third current mirror CM ₃ composed of Q ₁₀ , Q ₁₁ , and Q ₁₂ and the current I ₁₃ are passed to the base terminal side,
The current ratio is set to (1:Y) and (XY=
2) a fourth current mirror CM ₄ made up of transistors Q ₁₃ and Q ₁₄ , and an output transistor whose base is connected to the base of this current mirror CM ₂ and whose collector is connected to the output terminal T ₃ ; An absolute value circuit characterized by having _Q16 .