JPH0315844B2 - - Google Patents

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JPH0315844B2
JPH0315844B2 JP57170376A JP17037682A JPH0315844B2 JP H0315844 B2 JPH0315844 B2 JP H0315844B2 JP 57170376 A JP57170376 A JP 57170376A JP 17037682 A JP17037682 A JP 17037682A JP H0315844 B2 JPH0315844 B2 JP H0315844B2
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transistor
current
circuit
level
collector
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Atsushi Ogawa
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Tokyo Shibaura Electric Co Ltd
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
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    • H—ELECTRICITY
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    • H03K—PULSE TECHNIQUE
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    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger

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Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は低電源電圧での動作を可能としたヒ
ステリシス回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a hysteresis circuit that can operate at a low power supply voltage.

〔発明の技術的背景〕[Technical background of the invention]

周知のように、種々の信号処理を安定に行うた
めには、ヒステリシス回路は欠かせないものとな
つている。 As is well known, hysteresis circuits are indispensable for stably performing various signal processing.

このようなヒステリシス回路として、従来第１
図に示されるように、トランジスタQ1，Q2抵抗
R1〜R5を有して構成されるものが良く使用され
ている。 Conventionally, as such a hysteresis circuit, the first
As shown in the figure, transistor Q 1 , Q 2 resistor
Those having R 1 to R 5 are often used.

すなわち、第１図の回路は、入力端子IN0のレ
ベルが低い状態でトランジスタQ1がオフとなり
トランジスタQ2がオフとされ出力端子OUT0のレ
ベルがローレベルとなる。このの状態において、
抵抗R3，R5の接続中点ａ点の電圧Vaは、 Va≒（R4／R1＋R2＋R4・VB−0.7） ・R5／R3＋R5 となつている。但し電源VB電圧、抵抗R1〜R5の
各抵抗値はそれぞれの符号で示すものとする。 That is, in the circuit shown in FIG. 1, when the level of the input terminal IN 0 is low, the transistor Q 1 is turned off, the transistor Q 2 is turned off, and the level of the output terminal OUT 0 becomes low level. In this state,
The voltage Va at point a, the middle point where the resistors R 3 and R 5 are connected, is Va≈(R 4 /R 1 +R 2 +R 4 ·V B −0.7)·R 5 /R 3 +R 5 . However, the power supply V B voltage and the resistance values of the resistors R 1 to R 5 are indicated by respective symbols.

そして、入力端子IN0のレベルが略Va＋0.7
〔Ｖ〕以上になるとトランジスタQ1がオンとな
り、トランジスタQ2がオフして、出力端子OUT0
のレベルがハイレベルとなる。この状態には、入
力端子IN0のレベルが少々低下しても、トランジ
スタQ1は、オンの状態を保持するものである。 Then, the level of input terminal IN 0 is approximately Va + 0.7
When the voltage exceeds [V], transistor Q 1 turns on, transistor Q 2 turns off, and the output terminal OUT 0
The level of is the high level. In this state, even if the level of the input terminal IN 0 drops a little, the transistor Q 1 remains on.

これにより、第１図の回路はヒステリシス特性
を有することになる。 As a result, the circuit of FIG. 1 has hysteresis characteristics.

〔背景技術の問題点〕[Problems with background technology]

しかしながら、第１図のヒステリシス回路は、
ヒステリシス幅を抵抗R3，R5の抵抗値を設定す
ることにより所定のヒステリシス幅を得ているた
め、ヒステリシス幅の設定が難しく且つ安定して
小さなヒステリシス幅を得ることが困難であると
いつた問題点を有している。そしてなによりも、
動作状態で等価的に直列接続される抵抗数が多い
ので、例えば電源VB電圧がIV以下のような低電
で動作させることが大きな欠点であり、小型化し
た携帯用電子機器に実装するには良好とは言えな
かつた。 However, the hysteresis circuit in FIG.
Since the hysteresis width is obtained by setting the resistance values of resistors R 3 and R 5 , it is difficult to set the hysteresis width and it is difficult to stably obtain a small hysteresis width. There are problems. And above all,
Since there are a large number of resistors that are equivalently connected in series in the operating state, a major drawback is that it must be operated at a low current, for example, when the power supply V B voltage is less than IV, and it is difficult to implement it in miniaturized portable electronic devices. could not be said to be good.

〔発明の目的〕[Purpose of the invention]

この発明は上記の点に鑑みてなされたもので、
特に低い電源電圧で動作をなすと共に、小さなヒ
ステリシス幅でも安定して設定し得るきわめて良
好なヒステリシス回路を提供することを目的とす
るものである。 This invention was made in view of the above points,
In particular, the object of the present invention is to provide an extremely good hysteresis circuit that operates at a low power supply voltage and can stably set even a small hysteresis width.

〔発明の概要〕[Summary of the invention]

この発明は、エミッタ接地形の増幅器を構成す
るトランジスタと、このトランジスタのコレクタ
側に大小異なるいずれかのレベルの定電流を供す
る第１の手段と、上記トランジスタのコレクタ電
流と上記第１の手段が供する定電流との差を検出
し、上記トランジスタのコレクタ電流が上記第１
の手段の定電流よりも小さいときは上記第１の手
段の電流を大とし、逆のときは小となるように上
記第１の手段の定電流レベルの大小を切換える第
２の手段とを具備してなることを特徴とするもの
である。 The present invention comprises a transistor constituting an amplifier with a grounded emitter, a first means for supplying a constant current of either a different magnitude to the collector side of the transistor, and a collector current of the transistor and the first means. The difference between the collector current of the transistor and the constant current supplied to the transistor is detected, and the collector current of the transistor is
and second means for switching the magnitude of the constant current level of the first means so that when the current is smaller than the constant current of the first means, the current of the first means is increased and vice versa. It is characterized by:

〔発明の実施例〕[Embodiments of the invention]

以下、この発明の実施例を説明するに先立ち、
この発明の基本構成となるものについて第２図を
参照して説明する。 Below, before describing the embodiments of this invention,
The basic configuration of this invention will be explained with reference to FIG.

すなわち、この発明によるヒステリシス回路の
主要な動作をなす例えばNPN形のトランジスタ
Q11は、ベースが入力端子IN1に接続され、エミ
ッタが接地され、コレクタが出力端子OUT1に接
続されると共に後述するスイツチング制御回路１
１の入力端子に接続されている。上記トランジス
タQ11のコレクタには、電源Vccが定電流源I1を
介して接続される一方、同じく電源Vccが定電流
源I2およびスイツチング回路Ｓを直列的に介して
接続されている。 That is, for example, an NPN type transistor, which performs the main operation of the hysteresis circuit according to the present invention,
Q11 has its base connected to the input terminal IN 1 , its emitter grounded, and its collector connected to the output terminal OUT 1 , as well as switching control circuit 1, which will be described later.
1 input terminal. A power supply Vcc is connected to the collector of the transistor Q11 via a constant current source I1 , and a power supply Vcc is also connected to the collector of the transistor Q11 via a constant current source I2 and a switching circuit S in series.

上記スイツチング制御回路１１は、出力端子が
上記スイツチング回路Ｓの制御入力端に接続され
ており、入力端子に電流が流れ込めば上記スイツ
チング回路Ｓをオンとし、入力端子から電流が流
れ出せば上記スイツチング回路Ｓをオフとするよ
うになされている。 The switching control circuit 11 has an output terminal connected to the control input terminal of the switching circuit S, and turns on the switching circuit S when current flows into the input terminal, and turns on the switching circuit S when current flows from the input terminal. The circuit S is turned off.

以上のように構成されるヒステリシス回路にお
いて、入力端子IN1がレベルが低い場合、トラン
ジスタQ11のコレクタ電流はきわめて微少である
ので、スイツチング制御回路１１は、入力端に電
流が流れ込みスイツチング回路Ｓをオンとし出力
端子OUT1のレベルを所定のレベル（ハイレベ
ル）とするようになる。 In the hysteresis circuit configured as described above, when the level of the input terminal IN 1 is low, the collector current of the transistor Q 11 is extremely small, so the switching control circuit 11 controls the switching circuit S by the current flowing into the input terminal. When turned on, the level of the output terminal OUT 1 is set to a predetermined level (high level).

次に、入力端子IN1のレベルがしだいに上昇し
略所定のレベルVHを超えると、上記トランジス
タQ11のコレクタ電流が増加するので、スイツチ
ング制御回路１１は、入力端子に電流が流れ込み
スイツチング回路Ｓをオフとする。この状態で入
力端子INのレベルが少々低下しても、トランジ
スタQ11は、コレクタ電流が定電流源I1電流より
も大きく、出力端子OUT1のレベルを所定のレベ
ル（ローレベル）に保持するように動作する。 Next, when the level of the input terminal IN 1 gradually rises and exceeds a predetermined level V H , the collector current of the transistor Q 11 increases, so that the switching control circuit 11 is controlled so that the current flows into the input terminal and the switching circuit Turn S off. Even if the level of the input terminal IN drops slightly in this state, the collector current of the transistor Q11 is larger than the current of the constant current source I1 , and the level of the output terminal OUT1 is maintained at a predetermined level (low level). It works like this.

これに対して、入力端子IN1のレベルが略所定
のレベルVL以下となると、スイツチング制御回
路１１は、入力端子に電流が流れ込みスイツチン
グ回路Ｓをオンとする。これにより、トランジス
タQ11は、出力端レベルを所定のレベル（ハイレ
ベル）に保持するように動作する。 On the other hand, when the level of the input terminal IN1 becomes approximately equal to or lower than the predetermined level VL , the switching control circuit 11 causes current to flow into the input terminal and turns on the switching circuit S. As a result, the transistor Q11 operates to maintain the output terminal level at a predetermined level (high level).

なお、上記した所定のレベルVHおよびVLは、
各電流源I1およびI2それぞれの電流をその符号で
示し、トランジスタQ11の逆方向飽和電流をISで
示すものとすれば、 VH＝VTln（I1＋I2／IS） VL＝VTln（I1IS） で示されるものである。但し、VTは熱電圧であ
り、ボルツマン定数をＫ、絶対温度をＴ、電子の
電荷をｑとすれば、VT＝KT／ｑで示されるもので ある。 Note that the above-mentioned predetermined levels V H and V L are
If the current of each current source I 1 and I 2 is indicated by its sign, and the reverse saturation current of transistor Q 11 is indicated by I S , then V H = V T ln (I 1 + I 2 /I S ) It is expressed as V L =V T ln(I 1 I S ). However, V T is a thermal voltage, which is expressed as V T =KT/q, where K is the Boltzmann constant, T is the absolute temperature, and q is the charge of the electron.

したがつて第２図に回路のヒステリシス幅VHL
は VHL＝VH−VL＝VTln（I1＋I2／I1） で示されることになる。つまり、ヒステリシス幅
VHLは、電流比I1＋I2で定められるもので、例え
ば常温でVTが略26〔mV〕、電流比I1：I1＋I2が
１：10であるとすれば略60〔mV〕程度の値とな
る。 Therefore, the hysteresis width V HL of the circuit is shown in Figure 2.
is expressed as V HL =V H −V L =V T ln(I 1 +I 2 /I 1 ). In other words, the hysteresis width
V HL is determined by the current ratio I 1 + I 2 .For example, if V T is approximately 26 [mV] at room temperature and the current ratio I 1 :I 1 +I 2 is 1:10, it is approximately 60 [mV]. ] is the value.

以下、上記した基本構成に基づき構成されるこ
の発明の実施例について詳細に説明する。 Hereinafter, embodiments of the present invention constructed based on the above-mentioned basic configuration will be described in detail.

すなわち、第３図に示すように入力端子IN2は
抵抗R11を介してNPN形のトランジスタQ12のベ
ースに接続されている。このトランジスタQ12
は、エミッタが接地され、コレクタが直接的に
PNP形のトランジスタQ13のベースおよびPNP形
のトランジスタQ14のコレクタに接続されると共
に定電流源I11を介して電源Vccに接地されてい
る。上記トランジスタQ13は、エミッタが抵抗
R12を介して電源Vccに接続され、コレクタが出
力端子OUT2およびNPN形のトランジスタQ15の
ベースに直接的に接続されると共に抵抗R13を介
して接地されている。 That is, as shown in FIG. 3, the input terminal IN2 is connected to the base of an NPN type transistor Q12 via a resistor R11 . This transistor Q 12
The emitter is grounded and the collector is directly
It is connected to the base of the PNP type transistor Q13 and the collector of the PNP type transistor Q14 , and is also grounded to the power supply Vcc via the constant current source I11 . The above transistor Q13 has a resistor emitter
It is connected to the power supply Vcc via R12 , and its collector is directly connected to the output terminal OUT2 and the base of an NPN transistor Q15 , and is grounded via a resistor R13 .

上記トランジスタQ14は、エミッタが電源Vcc
に接続され、ベースが図示極性のダイオードQ16
を介して電源Vccに接続されると共にNPN形の
トランジスタQ17のコレクタに接続され、カレン
トミラー回路を構成している。上記ダイオード
Q16は、ベースおよびコレクタが共通接続される
いわゆるダイオード接続されたトランジスタでな
るものである。 The emitter of the above transistor Q14 is connected to the power supply Vcc
Q 16 is connected to a diode Q 16 whose base has the polarity shown.
It is connected to the power supply Vcc via the transistor Q17, and is also connected to the collector of the NPN transistor Q17 , forming a current mirror circuit. Above diode
Q16 is a so-called diode-connected transistor whose base and collector are commonly connected.

上記トランジスタQ17は、エミッタが接地さ
れ、ベースが定電流源I12を介して電源Vccに接続
されると共に、例えばトランジスタがダイオード
接続される図示極性のダイオードQ18を介して接
地され、カレンドミラー回路を構成している。上
記トランジスタQ15は、エミッタが接地され、コ
レクタが上記定電流源I12およびダイオードQ18の
接続中点に接続されている。 The transistor Q17 has an emitter that is grounded, a base that is connected to the power supply Vcc via a constant current source I12 , and is also grounded via a diode Q18 of the polarity shown, in which the transistor is diode-connected, for example. It constitutes a mirror circuit. The emitter of the transistor Q15 is grounded, and the collector is connected to the midpoint between the constant current source I12 and the diode Q18 .

すなわち、以上のように構成されるヒステリシ
ス回路において、入力端子IN2のレベルが低くト
ランジスタQ12のコレクタ電流が定電流源I11電流
およびトランジスタQ14のコレクタ電流の和より
も少いと、トランジスタQ13がオフすると共にト
ランジスタQ15がオフすることになる。この場
合、トランジスタQ14は、上記の如くダイオード
Q16とカレントミラー回路を構成するものであ
り、トランジスタQ17とダイオードQ13でなるカ
レントミラー回路により、そのコレクタ電流が定
電流源I12電流に略等しくなるのである。そして、
出力端子OUT2のレベルは、ローレベルとなる。 That is, in the hysteresis circuit configured as described above, if the level of the input terminal IN 2 is low and the collector current of the transistor Q 12 is less than the sum of the constant current source I 11 current and the collector current of the transistor Q 14 , the transistor Q When Q13 is turned off, transistor Q15 is also turned off. In this case, transistor Q14 is a diode as described above.
It constitutes a current mirror circuit with Q16 , and the current mirror circuit consisting of transistor Q17 and diode Q13 makes its collector current approximately equal to the current of constant current source I12 . and,
The level of the output terminal OUT 2 becomes low level.

これに対して入力端子IN2のレベルが大きくな
り所定のレベルVHを超えると、トランジスタQ13
がオンとなり、トランジスタQ15がオンすること
によりトランジスタQ17がオフとなる。これによ
り、トランジスタQ14がオフとなるので、入力端
子IN2のレベルが所定のレベルVL以下とならない
限りトランジスタQ13はオン状態を保持し、出力
端子OUT2のレベルがハイレベルとなされるもの
である。また、入力端子IN2のレベルが低下しVL
以下となると、再びトランジスタQ13がオフとな
り、出力端子OUT2のレベルがローレベルとなる
状態となるものである。 On the other hand, when the level of input terminal IN 2 increases and exceeds the predetermined level V H , transistor Q 13
turns on, transistor Q15 turns on, and transistor Q17 turns off. As a result, transistor Q 14 is turned off, so unless the level of input terminal IN 2 falls below the predetermined level V L , transistor Q 13 remains on, and the level of output terminal OUT 2 becomes high level. It is something. Also, the level of input terminal IN 2 decreases and V L
When the voltage is below, the transistor Q13 is turned off again, and the level of the output terminal OUT2 becomes low level.

なお、上記の場合、所定のレベルVHならびに
VLは、それぞれ、定電流源I11およびI12の各電流
をその符号で示しトランジスタQ12の逆方向飽和
電流をISOで示すとすれば、 VH＝VTln（I11＋I12／ISO） VL＝VTln（I11／ISO） となる。これにより、第３図の回路のヒステリシ
ス幅VHLは VHL＝VTln（I11＋I12／I11） となるものである。 In addition, in the above case, the predetermined level V H and
V L represents the currents of constant current sources I 11 and I 12 with their signs, and I SO represents the reverse saturation current of transistor Q 12 , then V H = V T ln (I 11 + I 12 /I SO ) V L =V T ln(I 11 /I SO ). As a result, the hysteresis width V HL of the circuit shown in FIG. 3 becomes V HL =V T ln (I 11 +I 12 /I 11 ).

したがつて、第３図の回路は、ヒステリシス幅
VHLが定電流源I11およびI12の各電流により定め得
るので、小さなヒステリシス幅であつても安定に
設定することができるものである。そしてなによ
りも、第３図からもわかるように、ヒステリシス
回路の主要な動作をなすトランジスタの被制御電
極（エミッタおよびコレクタ）に接続される抵抗
数が少なくなるので、例えば0.8〜0.9〔Ｖ〕程度
のきわめて低い電源電圧で動作するので良好であ
る。 Therefore, the circuit in Figure 3 has a hysteresis width
Since V HL can be determined by each current of the constant current sources I 11 and I 12 , it can be stably set even with a small hysteresis width. Above all, as can be seen from Figure 3, the number of resistors connected to the controlled electrodes (emitter and collector) of the transistor, which performs the main operation of the hysteresis circuit, is reduced, for example by 0.8 to 0.9 [V]. This is good because it operates with an extremely low power supply voltage.

一方、この発明によるヒステリシス路は、例え
ば第４図に示すように、第３図の回路のトランジ
スタQ12〜Q25、抵抗R21〜R23、ダイオードD21，
D22、定電流源I21，I22で構成することもできる。
この回路は、第３図の回路と同様の動作をなし、
同様の効果を供するものである。但し、第４図
中、第３図と同一部分には同符号を付してその説
明を省略する。 On the other hand, the hysteresis path according to the present invention, for example, as shown in FIG. 4, includes transistors Q12 to Q25 , resistors R21 to R23 , diode D21 , and
It can also be configured with D 22 , constant current sources I 21 and I 22 .
This circuit operates similarly to the circuit in Figure 3,
It provides a similar effect. However, in FIG. 4, the same parts as those in FIG. 3 are given the same reference numerals, and the explanation thereof will be omitted.

そして、第５図は電流入力形としたヒステリシ
ス回路であり、信号電流源２１の出力端がトラン
ジスタQ12のベースに接続されると共に例えばダ
イオード接続したトランジスタでなる図示極性の
ダイオードQ31を介して接地されている。このダ
イオードQ31およびトランジスタQ12は、カレン
トミラー回路を構成するもので、電流信号源２１
の出力電流に略等しい電流がトランジスタQ12の
コレクタに流れるようになつている。なお、第５
図中、第３図と同一部分には同一符号を付してそ
の説明を省略する。 FIG. 5 shows a current input type hysteresis circuit, in which the output terminal of the signal current source 21 is connected to the base of a transistor Q12 , and is connected to a diode Q31 of the illustrated polarity, which is a diode-connected transistor, for example. Grounded. This diode Q 31 and transistor Q 12 constitute a current mirror circuit, and the current signal source 21
A current approximately equal to the output current of Q12 flows through the collector of transistor Q12 . Furthermore, the fifth
In the figure, the same parts as those in FIG. 3 are given the same reference numerals, and the explanation thereof will be omitted.

さらに、この発明によるヒステリシス回路は、
第６図に示すように、トランジスタQ11のコレク
タに供される電流をトランジスタQ41により減少
させるようにしても第３図の回路と同様の効果を
得ることができる。 Furthermore, the hysteresis circuit according to the invention
As shown in FIG. 6, the same effect as the circuit of FIG. 3 can be obtained by reducing the current supplied to the collector of transistor Q 11 by transistor Q 41 .

すなわち、ダイオードQ42とカレントミラー回
路を構成するトランジスタQ43およびダイオード
Q44とカレントミラー回路を構成するトランジス
タQ41が共にオンである場合、定電流源I11電流の
うちから略定電流源I41に等しい電流が接地に側
路されるようになつている。そして、トランジス
タQ45は、トランジスタQ12のコレクタレベルに
応じてトランジスタQ43をオンオフし、以つてト
ランジスタQ12のコレクタに供される電流レベル
を切換えるようになつている。 That is, diode Q 42 and transistor Q 43 forming a current mirror circuit and the diode
When Q 44 and the transistor Q 41 constituting the current mirror circuit are both on, a current approximately equal to the constant current source I 41 out of the constant current source I 11 current is shunted to ground. The transistor Q45 turns on and off the transistor Q43 according to the collector level of the transistor Q12 , thereby switching the current level supplied to the collector of the transistor Q12 .

この結果、第６図の回路は、ヒステリシス幅
VHLが定電流源I11およびI41の各電流をその符号で
示すものとすれば、 VHL＝VTln（I11／I11−I41） で示され、ヒステリシス幅を小さくても安定に設
定し得るものであり、第６図からもわかるように
きわめて低い電源Vcc電圧で動作するもので良好
である。なお、第６図中、R41はトランジスタ
Q45の負荷抵抗であり、その他第３図と同一部分
には同一符号を付しその説明を省略するものとす
る。 As a result, the circuit in Figure 6 has a hysteresis width of
If V HL indicates the currents of constant current sources I 11 and I 41 by their signs, then V HL = V T ln (I 11 / I 11 − I 41 ), and even if the hysteresis width is small, It can be set stably, and as can be seen from FIG. 6, it operates with an extremely low power supply Vcc voltage, which is good. In addition, in Figure 6, R41 is a transistor.
This is the load resistance of Q45 , and other parts that are the same as those in Fig. 3 are given the same reference numerals and their explanations will be omitted.

なお、この発明は上記実施例のみに限定される
ものではなく、種々の変形は適用はこの発明の要
旨を逸脱しない範囲で可能であることは言う迄も
ない。 It goes without saying that the present invention is not limited to the above embodiments, and that various modifications can be made without departing from the gist of the present invention.

〔発明の効果〕〔Effect of the invention〕

以上詳述したようにこの発明によれば、特に低
い電源電圧で動作をなすと共に、小さなヒステリ
シス幅でも安定して設定し得るきわめて良好なヒ
ステリシス回路を提供することができるものであ
る。 As described in detail above, according to the present invention, it is possible to provide an extremely good hysteresis circuit that operates at a particularly low power supply voltage and can stably set even a small hysteresis width.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のヒステリシス回路の構成を示す
回路図、第２図はこの発明に係るヒステリシス回
路の基本構成を示す図、第３図はこの発明に係る
ヒステリシス回路の一実施例を示す回路図、第４
図乃至第６図はそれぞれ他の実施例を示す回路図
である。 Q11〜Q15，Q17……トランジスタ、I1，I2，I11，
I12……定電流源、Ｓ……スイツチング回路、１
１……スイツチング制御回路、Q16，Q18……ダ
イオード。 FIG. 1 is a circuit diagram showing the configuration of a conventional hysteresis circuit, FIG. 2 is a diagram showing the basic configuration of the hysteresis circuit according to the present invention, and FIG. 3 is a circuit diagram showing an embodiment of the hysteresis circuit according to the present invention. , 4th
6 through 6 are circuit diagrams showing other embodiments. Q 11 - Q 15 , Q 17 ...transistor, I 1 , I 2 , I 11 ,
I 12 ... Constant current source, S ... Switching circuit, 1
1...Switching control circuit, Q16 , Q18 ...Diode.

Claims (1)

【特許請求の範囲】[Claims] １ エミッタ接地形増幅器を構成するトランジス
タと、このトランジスタのコレクタに大小異なる
いずれかのレベルの定電流を供する第１の手段
と、上記トランジスタのコレクタ電流と上記第１
の手段が供する定電流との差を検出し、上記トラ
ンジスタのコレクタ電流が上記第１の手段の定電
流よりも小さいときは上記第１の手段の電流を大
とし、逆のときは小となるように上記第１の手段
の定電流レベルの大小を切換える第２の手段とを
具備してなることを特徴とするヒステリシス回
路。1: a transistor constituting a grounded emitter amplifier; a first means for supplying a constant current of a different magnitude to the collector of the transistor; a collector current of the transistor;
detecting the difference between the constant current provided by the means, and when the collector current of the transistor is smaller than the constant current of the first means, the current of the first means is increased, and when the opposite is the case, the current of the first means is decreased. and second means for switching the constant current level of the first means.
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