JPH0227760A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に、半導体
基体上にＭＩＳ型トランジスタが形成されている半導体
装置の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for manufacturing a semiconductor device in which a MIS type transistor is formed on a semiconductor substrate.
本発明は、半導体基体上にＭＸＳ型トランジスタが形成
されている半導体装置の製造方法において、上記半導体
基体の表面にフィールド絶縁膜を選択的に形成する工程
と、不純物をイオン注入することにより、上記フィール
ド絶縁膜の直下にチャネルストップ領域を形成すると同
時に、上記ＭＩＳ型トランジスタのチャネル領域の下方
に空乏層の広がりを抑えるための高不純物濃度領域を形
成する工程とを具備する。これによって、素子分離の実
効変換差の縮小及び狭チャネル効果の抑圧を図ることが
できるとともに、フィールド絶縁膜をゲート絶縁膜とす
る寄生トランジスタのしきい値電圧を高くすることがで
きる。また、製造工程の簡略化を図ることができる。The present invention provides a method for manufacturing a semiconductor device in which an MXS type transistor is formed on a semiconductor substrate, including the step of selectively forming a field insulating film on the surface of the semiconductor substrate and the step of ion-implanting impurities. A channel stop region is formed immediately below the field insulating film, and at the same time, a high impurity concentration region is formed below the channel region of the MIS type transistor to suppress the spread of a depletion layer. As a result, it is possible to reduce the effective conversion difference in element isolation and suppress the narrow channel effect, and it is also possible to increase the threshold voltage of the parasitic transistor using the field insulating film as the gate insulating film. Moreover, the manufacturing process can be simplified.
近年、ＭＯ３ＬＳＩにおいては、高集積化に伴い、形状
変換差の小さい素子分離法やサブミクロンのトランジス
タ幅（チャネル幅）を持つＭＯ３トランジスタが求めら
れている。In recent years, as MO3LSIs have become more highly integrated, element isolation methods with small shape conversion differences and MO3 transistors with submicron transistor widths (channel widths) have been required.
このうち、素子分離の形状変換差の縮小に関しては、フ
ィールド絶縁膜を形成するための選択酸化時のマスクと
して用いられるＳｉ３ Ｎ、膜の下地のバッファ層とし
て、薄いＳｉ０ｇ膜の上に多結晶シリコン（Ｓｉ ）膜
を重ねたものを用いることによりかなりの効果が得られ
る。この場合における素子分離のプロセスを具体的に述
べると次の通りである。ずなわち、まずＳｉ基板の表面
に薄いＳｔＯ□膜を形成した後、この５ｉＯｚ膜の上に
多結晶Ｓｉ膜を形成し、さらにこの多結晶Ｓｉ膜の上に
Ｓｉ３Ｎ。Among these, in order to reduce the difference in shape conversion in element isolation, Si3N is used as a mask during selective oxidation to form a field insulating film, and polycrystalline silicon is used as a buffer layer underlying the film on a thin Si0g film. Considerable effects can be obtained by using stacked (Si) films. The element isolation process in this case will be specifically described as follows. That is, first, a thin StO□ film is formed on the surface of a Si substrate, a polycrystalline Si film is formed on this 5iOz film, and then a Si3N film is formed on this polycrystalline Si film.
膜を形成する。次に、このＳｔ、 Ｎ、膜をエツチング
によりパターンニングして所定形状とする。次に、この
Ｓｉ２ Ｎ、膜をマスクとしてチャネルストップ領域形
成用の不純物、例えばホウ素（Ｂ）をＳｉ基板中にイオ
ン注入する。通常は、このイオン注入の後にパンチスル
ー防止用の不純物のイオン注入が行われる。この後、上
述のＳｉｘ Ｎ４膜を酸化マスクとして用いて熱酸化を
行うことによりフィールド絶縁膜を形成する。Forms a film. Next, this St, N, film is patterned by etching into a predetermined shape. Next, using this Si2N film as a mask, an impurity for forming a channel stop region, such as boron (B), is ion-implanted into the Si substrate. Usually, after this ion implantation, impurity ions for punch-through prevention are implanted. Thereafter, a field insulating film is formed by performing thermal oxidation using the above-mentioned Six N4 film as an oxidation mask.
パターンニングされたＳｉ３ Ｎ４膜をマスクとして不
純物をイオン注入することによりチャネルストップ領域
を形成する上述の従来の方法は、次のような問題を有す
る。The above-described conventional method of forming a channel stop region by ion-implanting impurities using a patterned Si3N4 film as a mask has the following problems.
第３図に示すように、上述の選択酸化時にはＳｉ基板１
１の表面にフィールド絶縁膜１２が形成されると同時に
、あらかじめイオン注入された不純物の拡散によりチャ
ネルストップ領域１３が形成される。なお、符号１４は
ＳｉＯ□膜を示す。ところが、上述の不純物はチャネル
領域中にも入り込んでしまうため、チャネルストップ領
域１３もまたチャネル領域中に入り込む。この結果、た
とえＳｉ、 Ｎ４膜のバッファ層として５ｉｏｚ＆！！
及び多結晶Ｓｉ膜を用いたとしても、電気的特性から見
た実効変換差は十分に縮小されない。さらに、チャネル
領域中に不純物が入り込むことによりこの部分における
基板の不純物濃度が高くなるため、これが原因でＭＯ３
Ｉ−ランジスタのしきい値電圧ＶＬｋが高くなる現象、
すなわち狭チャネル効果が生じやすかった。As shown in FIG. 3, during the above-mentioned selective oxidation, the Si substrate 1
At the same time as the field insulating film 12 is formed on the surface of the semiconductor device 1, a channel stop region 13 is formed by diffusion of impurities that have been ion-implanted in advance. Note that the reference numeral 14 indicates a SiO□ film. However, since the above impurities also enter the channel region, the channel stop region 13 also enters the channel region. As a result, even if the buffer layer of Si or N4 film is 5ioz&! !
Even if a polycrystalline Si film is used, the effective conversion difference seen from the electrical characteristics cannot be sufficiently reduced. Furthermore, as impurities enter the channel region, the impurity concentration of the substrate in this region increases, which causes MO3
A phenomenon in which the threshold voltage VLk of the I-transistor increases,
In other words, narrow channel effects were likely to occur.
従って本発明の目的は、素子分離の実効変換差の縮小を
図ることができる半導体装置の製造方法を提供すること
にある。Therefore, an object of the present invention is to provide a method for manufacturing a semiconductor device that can reduce the effective conversion difference in element isolation.
本発明の他の目的は、狭チャネル効果の抑圧を図ること
ができる半導体装置の製造方法を提供することにある。Another object of the present invention is to provide a method for manufacturing a semiconductor device that can suppress narrow channel effects.
本発明の他の目的は、フィールド絶縁膜をゲート絶縁膜
とする寄生トランジスタのしきい値電圧を高くすること
ができる半導体装置の製造方法を提供することにある。Another object of the present invention is to provide a method for manufacturing a semiconductor device that can increase the threshold voltage of a parasitic transistor using a field insulating film as a gate insulating film.
本発明の他の目的は、チャネルストップ６１８４及び空
乏層の広がりを抑えるための高不純物濃度領域を形成す
る場合において、製造工程の筒略化を図ることができる
半導体装置の製造方法を提供することにある。Another object of the present invention is to provide a method for manufacturing a semiconductor device that can simplify the manufacturing process when forming a channel stop 6184 and a high impurity concentration region for suppressing the spread of a depletion layer. It is in.
上記課題を解決するため、本発明は、半導体基体（１）
上にＭＩＳ型トランジスタが形成されている半導体装置
の製造方法において、半導体基体（１）の表面にフィー
ルド絶縁膜（５）を選択的に形成する工程と、不純物を
イオン注入することにより、フィールド絶縁膜（５）の
直下にチャネルストップ領域（７）を形成すると同時に
、ＭＩＳ型トランジスタのチャネル領域（１ａ）の下方
に空乏層の広がりを抑えるための高不純物濃度領域（８
）を形成する工程とを具備している。In order to solve the above problems, the present invention provides a semiconductor substrate (1)
In a method for manufacturing a semiconductor device on which an MIS transistor is formed, field insulation is achieved by selectively forming a field insulating film (5) on the surface of a semiconductor substrate (1) and by ion-implanting impurities. A channel stop region (7) is formed directly under the film (5), and at the same time, a high impurity concentration region (8) is formed under the channel region (1a) of the MIS transistor to suppress the spread of the depletion layer.
).
〔作用］
上記した手段によれば、チャネルストップ領域（７）形
成用の不！＠物はフィールド絶縁膜（５）を形成した後
にイオン注入されるので、従来のようにこの不純物がチ
ャネル領域中に入り込むことがなくなる。従って、素子
分離の実効変換差の縮小を図ることができるとともに、
狭チャネル効果の抑圧を図ることができる。また、フィ
ールド絶縁膜（５）の直下にチャネルストップ領域（７
）が形成されるため、このフィールド絶縁膜（５）の下
方の半導体基体（１）の表面に反転層が形成されにくく
なり、従ってこのフィールド絶縁膜（５）をゲート絶縁
膜とする寄生トランジスタのしきい値電圧を高くず、る
ことができる。さらに、チャネルストップ領域（７）及
び高不純物濃度領域（８）は１回のイオン注入により同
時に形成されるので、この分だけイオン注入の回数が少
なくなり、従って製造工程の簡略化を図ることができる
。[Function] According to the above-mentioned means, there is no barrier for forming the channel stop region (7)! Since the impurity is ion-implanted after forming the field insulating film (5), this impurity does not enter the channel region as in the conventional method. Therefore, it is possible to reduce the effective conversion difference in element isolation, and
Narrow channel effects can be suppressed. Further, a channel stop region (7) is provided directly under the field insulating film (5).
), it becomes difficult to form an inversion layer on the surface of the semiconductor substrate (1) below this field insulating film (5), and therefore a parasitic transistor using this field insulating film (5) as a gate insulating film is formed. It is possible to increase the threshold voltage without increasing it. Furthermore, since the channel stop region (7) and the high impurity concentration region (8) are formed at the same time by one ion implantation, the number of ion implantations is reduced by that amount, and therefore the manufacturing process can be simplified. can.
以下、本発明の一実施例について図面を参照しながら説
明する。An embodiment of the present invention will be described below with reference to the drawings.
第１図Ａ〜第１図Ｃは本発明の一実施例によるＭＯ３Ｌ
ＳＩの製造方法を示す。FIG. 1A to FIG. 1C are MO3Ls according to an embodiment of the present invention.
A method for manufacturing SI will be shown.
本実施例においては、第１図Ａに示すように、まず例え
ばｐ”−型Ｓｉ基板のような半導体基板１の表面に例え
ば熱酸化により例えば膜厚５０人程度の５ｉ０ｚ膜（バ
ッドＳｉｎ、膜）２を形成した後、このＳｉＯ□膜２の
上に例えばＣＶＤにより例えば膜厚５００人程程度多結
晶Ｓｉ膜３及び例えば膜厚１０００人程度程度ｉ３ Ｎ
、膜４を形成する。この後、このＳｉ３ Ｎａ ｌＱ４
をエツチングによりパターンニングして所定形状とする
。In this embodiment, as shown in FIG. 1A, a 5i0z film (bad sin, film) having a thickness of about 50 mm is first deposited on the surface of a semiconductor substrate 1 such as a p''-type Si substrate by thermal oxidation. ) 2, on this SiO□ film 2, for example, a polycrystalline Si film 3 with a thickness of about 500 layers and an i3N film 3 with a thickness of about 1000 layers are formed on this SiO□ film 2, for example, by CVD.
, forming the film 4. After this, this Si3 Na lQ4
is patterned by etching into a predetermined shape.
次に、この所定形状のＳｉ３ Ｎａ ［４を酸化マスク
として用いて熱酸化を行う。これによって、第１図Ｂに
示すように、例えば膜厚が３０００人程度程度ｉ０ｇ膜
のようなフィールド絶縁膜５が半導体基板ｌの表面に選
択的に形成され、素子分離が行われる。この場合、Ｓｉ
：＋ Ｎ ４ Ｉｆ焚４の下地のバッファ層が５１０！
膜２及び多結晶Ｓｉ膜３により構成されていること及び
このフィールド絶縁膜５の膜厚が上述のように３０００
人程度程度いことにより、このフィールド絶縁膜５の先
端部に形成されるバーズビークの長さは小さくなる。こ
の後、Ｓｉ３Ｎ４膜４、多結晶Ｓｉ膜３及びｓｉＯｔ
）ＩＩ ２をエツチング除去する。Next, thermal oxidation is performed using this predetermined shape of Si3 Na [4 as an oxidation mask. As a result, as shown in FIG. 1B, a field insulating film 5 such as, for example, an i0g film having a film thickness of approximately 3,000 layers is selectively formed on the surface of the semiconductor substrate 1, and element isolation is performed. In this case, Si
:+N 4 If the underlying buffer layer of firing 4 is 510!
The field insulating film 5 is composed of the film 2 and the polycrystalline Si film 3, and the thickness of the field insulating film 5 is 3000 mm as described above.
The length of the bird's beak formed at the tip of the field insulating film 5 becomes small because it is about the size of a person. After this, Si3N4 film 4, polycrystalline Si film 3 and siOt
) II 2 is etched away.
次に第１図Ｃに示すように、フィールド絶縁膜５で囲ま
れた活性領域の表面に例えば熱酸化により例えば膜厚１
１０人程程度Ｓｉｎ、膜のようなゲート絶縁［６を形成
する。この時点におけるフィールド絶縁膜５の膜厚は例
えば２０００〜３０００人程度である。次程度ｐ型不純
物、例えばＢを（３〜５ ） Ｘ １０ ＋ｚｃｌｌ−
ｚのドーズ量で全面にイオン注入する（第１図Ｃにおい
て、このＢがイオン注入された領域の境界を破線で示す
）、こ−のイオン注入のエネルギーは、フィールド絶縁
膜５を通して注入されるＢの分布のピークがフィールド
絶縁膜５の直下に位置するように選ばれ、具体的には例
えば８０〜１２０ｋｅＶである。このＢのイオン注入に
よって、フィールド絶縁膜５の直下に例えばｐ型のチャ
ネルストップ領域７が形成されると同時に、このフィー
ルド絶縁Ｉｔ！Ｊ５で囲まれた活性領域におけるチャネ
ル領域１ａの下方に例えばｐ型の高不純物濃度領域８が
形成される。この後、例えば通常の熱処理炉による例え
ば９００〜１０００°Ｃ以下の低温での例えば２時間以
内の熱処理や、赤外線（［Ｒ）アニール等による例えば
３０秒以下の超短時間アニールを行うことによって、不
純物の再分布を生じることなく注入不純物の電気的活性
化を行う。Next, as shown in FIG.
About 10 people form a gate insulator [6] such as a film of Sin. The thickness of the field insulating film 5 at this point is, for example, approximately 2,000 to 3,000. p-type impurity, e.g. B (3~5)
Ions are implanted into the entire surface at a dose of z (in FIG. It is selected so that the peak of the B distribution is located directly under the field insulating film 5, and specifically, it is 80 to 120 keV, for example. By this B ion implantation, for example, a p-type channel stop region 7 is formed directly under the field insulating film 5, and at the same time, this field insulating It! For example, a p-type high impurity concentration region 8 is formed below the channel region 1a in the active region surrounded by J5. After this, for example, by performing heat treatment at a low temperature of 900 to 1000 ° C or less for example within 2 hours using a normal heat treatment furnace, or ultra-short time annealing of 30 seconds or less using infrared ([R) annealing etc. Electrical activation of implanted impurities is performed without causing impurity redistribution.
上述の高不純物濃度領域８中のＢの分布のピークは、破
線で示された境界のすぐ上に位置しており、従ってチャ
ネル領域１ａの表面及び後の工程で上記活性領域中に形
成されるソース領域及びドレイン領域（図示せず）の接
合から十分に離れている。このため、このＢの濃度プロ
ファイルが急峻に保たれている限り、この接合部におけ
る半導体基板ｌの不純物濃度及びチャネル領域１ａの不
純物濃度は低いままであるので、基板バイアス効果によ
るＭＯＳ）ランジスタのしきい値電圧■いのシフトや接
合容量の増大はほとんど生じない。The peak of the distribution of B in the above-mentioned high impurity concentration region 8 is located just above the boundary indicated by the broken line, and therefore B is formed on the surface of the channel region 1a and in the active region in a later step. It is well away from the junction of the source and drain regions (not shown). Therefore, as long as this B concentration profile is kept steep, the impurity concentration of the semiconductor substrate l and the impurity concentration of the channel region 1a at this junction remain low, so that the MOS transistor due to the substrate bias effect is Almost no shift in threshold voltage or increase in junction capacitance occurs.
この後、半導体基板ｌ中にｐウェルを形成する場合には
例えばＢをイオン注入した後、通常のＭＯ３ＬＳＩの製
造方法に従って工程を進めて、目的とするＭＯ３ＬＳＩ
を完成させる。After this, when forming a p-well in the semiconductor substrate l, for example, after ion-implanting B, the process is carried out according to the usual MO3LSI manufacturing method to form the desired MO3LSI.
complete.
本実施例によれば、次のような種々の利点がある。すな
わち、チャネルストップ領域７形成用の不純物は、フィ
ールド絶縁膜５の形成後にこのフィールド絶縁膜５を通
してイオン注入されているので、従来のようにこの不純
物がチャネル領域ｌａ中に入り込むことがなくなる。従
って、素子分離の実効変換差の縮小を図ることがイでき
るとともに、狭チャネル効果が抑圧されるためにトラン
ジスタ幅が縮小されてもしきい値電圧ＶＬｈが高くなる
のを防止することができる。また、チャネルストップ領
域７中の不純物濃度のピークはフィールド絶縁膜５の直
下に位置しているので、このフィールド絶縁膜５の下方
の半導体基板１の表面に反転１１が形成されにくい。こ
のため、フィールド絶Ｘ＆を模５のｌ膜厚が２０００〜
３０００人と薄いにもかかわらず、このフィールド絶縁
膜５をゲート絶縁膜とする寄生トランジスタのしきい値
電圧を実用上十分に高い値にすることができる。さらに
、チャネル領域１ａの下方に形成された高不純物濃度領
域８により、このチャネル領域１ａから下方への空乏層
の広がりを抑えることができ、これによってＭＯＳトラ
ンジスタのバンチスルーが発生するのを防止することが
できる。しかも、この高不純物濃度領域８は、１回のイ
オン注入によりチャネルストップ領域７と同時に形成さ
れるため、これらを別々のイオン注入で形成する場合に
比べてイオン注入の回数を１回生なくすることができ、
従ってこの分だけ製造工程の簡略化を図ることができる
。According to this embodiment, there are various advantages as follows. That is, since the impurity for forming the channel stop region 7 is ion-implanted through the field insulating film 5 after the field insulating film 5 is formed, this impurity does not enter the channel region la as in the conventional case. Therefore, it is possible to reduce the effective conversion difference in element isolation, and since the narrow channel effect is suppressed, it is possible to prevent the threshold voltage VLh from increasing even if the transistor width is reduced. Further, since the peak of the impurity concentration in the channel stop region 7 is located directly under the field insulating film 5, the inversion 11 is hardly formed on the surface of the semiconductor substrate 1 below the field insulating film 5. For this reason, the film thickness of model 5 is 2000 ~
Although it is as thin as 3,000 people, the threshold voltage of a parasitic transistor using field insulating film 5 as a gate insulating film can be set to a sufficiently high value for practical use. Furthermore, the high impurity concentration region 8 formed below the channel region 1a can suppress the spread of the depletion layer downward from the channel region 1a, thereby preventing bunch-through of the MOS transistor from occurring. be able to. Moreover, since this high impurity concentration region 8 is formed simultaneously with the channel stop region 7 by one ion implantation, the number of ion implantations is eliminated by one compared to the case where these are formed by separate ion implantations. is possible,
Therefore, the manufacturing process can be simplified by this amount.
第２図は、本実施例による方法により製造されたＭＯＳ
Ｃ３ＩにおけるＭＯＳトランジスタのしきい値電圧■い
のトランジスタ幅Ｗに対する依存性を示す。この第２図
においては、比較のために、チャネルストップ領域７と
高不純物濃度領域８とをフィールド絶縁膜５の形成前に
別りのイオン注入により形成した場合のデータも示しで
ある。なお、フィールド絶縁膜の膜厚は２５００人に統
一しである。また、このＭＯＳ）ランジスタのチャネル
長しは、短チヤネル効果による影響がない２゜０μｍに
選んである。FIG. 2 shows a MOS manufactured by the method according to this embodiment.
The dependence of the threshold voltage of the MOS transistor in C3I on the transistor width W is shown. For comparison, FIG. 2 also shows data when channel stop region 7 and high impurity concentration region 8 are formed by separate ion implantation before formation of field insulating film 5. Note that the thickness of the field insulating film is the same as 2,500. Further, the channel length of this MOS transistor is selected to be 2.0 μm, which is free from the influence of short channel effects.
第２図に示すように、基板バイアスＶｍｓ＝ ２■で
あるときには、比較例ではトランジスタ幅Ｗが約１．５
μｍ以下になると狭チャネル効果と基板バイアス効果と
の相東効果によりしきい値電圧Ｖいが急激に増大し始め
るのに対し、実施例ではトランジスタ幅Ｗが約０．５μ
ｍ程度となってもしきい値電圧ｖｔｈはほとんど変化し
ない、これは、既に述べたように、チャネルストップ領
域７形成用の不純物がチャネル領域ｌａ中に入り込まな
いために狭チャネル効果が抑圧されていること及び基板
バイアス効果も抑圧されていることによる。As shown in FIG. 2, when the substrate bias Vms=2■, the transistor width W is approximately 1.5 in the comparative example.
When it becomes less than μm, the threshold voltage V starts to increase rapidly due to the Soto effect of the narrow channel effect and the substrate bias effect, whereas in the example, the transistor width W is about 0.5 μm.
The threshold voltage vth hardly changes even if it becomes about m. This is because, as already mentioned, the impurity for forming the channel stop region 7 does not enter into the channel region la, so that the narrow channel effect is suppressed. This is because the substrate bias effect is also suppressed.
基板バイアスＶｉｓ＝ＯＶであるときには、基板バイア
ス効果がないことを除いて上述と同様な傾向を示す。When the substrate bias Vis=OV, the same tendency as described above is shown except that there is no substrate bias effect.
本実施例によるＭＯＳＬＳＩの製造方法は、例えばスタ
ティックＲＡＭ （Ｒａｎｄｏｍ Ａｃ、ｃｅｓｓ Ｍ
ｅｍｏｒｙ）やダイナミックＲＡＭの製造への通用が可
能である。The MOSLSI manufacturing method according to this embodiment is, for example, a static RAM (Random Ac, cess M
It can be applied to the manufacture of dynamic RAM (Emory) and dynamic RAM.
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではな（、本発明
の技術的思想に基づく各種の変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-mentioned embodiments (various modifications based on the technical idea of the present invention are possible).
例えば、上述の実施例においては、本発明をＭＯＳＬＳ
Ｉの製造に通用した場合について説明したが、本発明は
、例えばバイポーラ−ＣＭ ＯＳ ＬＳＩの製造に適用
することも可能である。For example, in the embodiments described above, the present invention is implemented in a MOSLS
Although the present invention has been described for the case where it is applicable to the manufacture of I, the present invention can also be applied to, for example, the manufacture of bipolar CM OS LSI.
以上述べたように、本発明によれば、不純物をイオン注
入することにより、フィールド絶縁膜の直下にチャネル
ストップ領域を形成すると同時に、ＭＩＳ型！−ランジ
スタのチャネル領域の下方に空乏層の広がりを抑えるた
めの高不純物濃度領域を形成しているので、素子分離の
実効変換差の縮小及び狭チャネル効果の抑圧を図ること
ができるとともに、フィールド絶縁膜をゲート絶縁膜と
する寄生トランジスタのしきい値電圧を高くすることが
できる。さらに、製造工程の簡略化を図ることができる
。As described above, according to the present invention, by implanting impurity ions, a channel stop region is formed directly under the field insulating film, and at the same time, MIS type! - Since a high impurity concentration region is formed below the channel region of the transistor to suppress the spread of the depletion layer, it is possible to reduce the effective conversion difference in element isolation and suppress the narrow channel effect, and also to reduce field isolation. The threshold voltage of a parasitic transistor using the film as a gate insulating film can be increased. Furthermore, the manufacturing process can be simplified.
第１図Ａ〜第１図Ｃは本発明の一実施例によるＭＯＳＬ
ＳＩの製造方法を工程順に説明するための断面図、第２
図はＭＯ３Ｉ−ランジスタのしきし値電圧のトランジス
タ幅依存性を示すグラフ、第３図は従来技術を説明する
ための断面図である。
図面における主要な符号の説明
■
：半導体基板、
：ＳｉＯ□
膜、
：多結晶
Ｓｉ膜、
： Ｓｉ３
膜、
５ ：
フィールド絶縁
膜、
：チャ不ルストツフ゛領域、
：高不純
物濃度領域。FIG. 1A to FIG. 1C are MOSLs according to an embodiment of the present invention.
Cross-sectional diagram for explaining the SI manufacturing method step by step, No. 2
The figure is a graph showing the transistor width dependence of the threshold voltage of the MO3I transistor, and FIG. 3 is a cross-sectional view for explaining the prior art. Explanation of main symbols in the drawings ■ : Semiconductor substrate, : SiO□ film, : Polycrystalline Si film, : Si3 film, 5 : Field insulating film, : Impurity transistor region, : High impurity concentration region.
Claims (1)
半導体装置の製造方法において、 上記半導体基体の表面にフィールド絶縁膜を選択的に形
成する工程と、 不純物をイオン注入することにより、上記フィールド絶
縁膜の直下にチャネルストップ領域を形成すると同時に
、上記ＭＩＳ型トランジスタのチャネル領域の下方に空
乏層の広がりを抑えるための高不純物濃度領域を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法。[Claims] A method for manufacturing a semiconductor device in which a MIS transistor is formed on a semiconductor substrate, comprising the steps of selectively forming a field insulating film on the surface of the semiconductor substrate, and ion-implanting impurities. , comprising the step of forming a channel stop region immediately below the field insulating film, and at the same time forming a high impurity concentration region below the channel region of the MIS type transistor for suppressing the spread of a depletion layer. A method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176772A JP2897215B2 (en) | 1988-07-15 | 1988-07-15 | Method for manufacturing semiconductor device |
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| JP63176772A JP2897215B2 (en) | 1988-07-15 | 1988-07-15 | Method for manufacturing semiconductor device |
Publications (2)
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|---|---|
| JPH0227760A true JPH0227760A (en) | 1990-01-30 |
| JP2897215B2 JP2897215B2 (en) | 1999-05-31 |
Family
ID=16019560
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63176772A Expired - Lifetime JP2897215B2 (en) | 1988-07-15 | 1988-07-15 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2897215B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623154A (en) * | 1994-10-25 | 1997-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having triple diffusion |
| US6248499B1 (en) | 1997-04-16 | 2001-06-19 | Nec Corporation | (Meth)acrylate, polymer, photoresist composition, and pattern forming process making use of the composition |
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-
1988
- 1988-07-15 JP JP63176772A patent/JP2897215B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2897215B2 (en) | 1999-05-31 |
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