JPH02276784A - エレベータの制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はエレベータの制御装置に関するものであり、特
に、マルチプログラミングを採用した制御プログラムの
実行時間を把握できるエレベータの制御装置に関するも
のである。

［従来の技術］ 従来のこの種のエレベータの制御装置として、例えば、
特公昭６３−５４６２９号公報に掲載の技術を挙げるこ
とができる。

第５図は従来のエレベータの制御装置の全体概略構成図
、第６図は従来のエレベータの制御装置の制御構成ブロ
ック図、第７図は従来のエレベータの制御装置の制御プ
ログラムの演算周期を示すタイムチャートである。

第５図において、（１）はエレベータのかご室、（２）
は前記エレベータのかご室（１）内に配設された押釦等
のかご操作部、（３）は巻上機（４）に巻き掛けられて
いるエレベータの主索、（５）は吊合い錘、（６）は巻
上機を、駆動させる誘導電動機、（１０）は前記誘導電
動機（６）の駆動を制御するエレベータの制御部である
。この制御部（１０）はエレベータのかご室（１）を所
要の階に停止、エレベータのドア（図示せず）の開閉等
の通常の運転制御、及び、非常事態におけるエレベータ
の非常停止等の動作の制御を行なうものである。（１１
）、（１２）、（１３）及び（１４）は各階のエレベー
タの乗り場に配設されたエレベータを呼ぶ呼釦ユニット
である。

第６図において、（２１）はマイクロコンピュータの中
央演算回路（以下、単にｒＣＰＵＪと記す）、（２２）
は実行プログラムが格納されている読み出し専用のメモ
リであるＲＯＭ、（２３）は前記ＲＯＭ　（２２）の実
行プログラムに従ってＣＰＵ（２１）が行なった演算に
必要なデータ及び結果を記憶するメモリであるＲＡＭ、
（２４）は前記ＲＯＭ　（２２）の実行プログラムの制
御命令を外部機器である誘導電動機（６）等に伝達、前
記呼釦ユニット（１，１）等の外部機器からの制御信号
をＣＰＵ　（２１）に接続するインターフェイスである
。（２５）は前記ＣＰＵ　（２１）とＲＯＭ（２２）及
びＲＡＭ　（２３）間、ＣＰＵ　（２１）とインターフ
ェイス（２４）の間を連絡するアドレスバス、データバ
ス及びコントロールバス等の信号線群である。そして、
これらＣＰＵ　（２１）とＲＯＭ　（２２）とＲＡＭ　
（２３）とインターフェイス（２４）と信号線群（２５
）は制御回路（２０）を構成している。この制御回路（
２０）は前記制御部（１０）内に設置されており、ＲＯ
Ｍ（２２）に記憶されている実行プログラムに従って外
部機器に制御命令を出力し、エレベータの制御を行なう
ものである。

また、第７図において、「Ｔ１」〜「Ｔ４」はタスク１
、タスク２、タスク３からなるマルチプログラミング方
式でエレベータを制御する制御プログラムに、２５　［
ｍ５ｅｃ　］毎に割込みを行なうタイマ割込信号である
。また、タスク１は走行中の安全を確認するプログラム
であり、その演算周期は２５　［ｍ５ｅｃ　］　、タス
ク２は速度制御を行なうプログラムであり、演算周期は
５０　［ｍ５ｅｃ　］、そして、タスク３は呼び信号の
処理及び運転方向の制御を行なうプログラムであり、演
算周期は１００　［ｍ５ｅｃ　］である。

この従来のエレベータの制御装置は上記のように構成さ
れている。

次に、上記のように構成されている従来のエレベータの
制御装置の動作について説明する。

第８図は従来のエレベータの制御装置の制御動作を示す
制御プログラムのフローチャートである。

第８図の制御プログラムのフローチャートにおいて、制
御プログラムがステージＳＴＧ“３”において実行中の
とき、タイマ割込み「Ｔ１」によって割込みがあるこの
ルーチンに入る。

まず、ステップ８４１で実行中のプログラムの演算を中
止してレジスタ類を退避させ、ステップＳ４２でステー
ジＳＴＧを更新（ＳＴＧ４−５ＴＧ＋１）する。ステッ
プ３４３で前記更新したステージＳＴＧが“４”以上で
あるかの判断を行なう。

ステージＳＴＧは“４丁に更新されているのでステップ
８４４に進んでウオッチドックタイマ（Ｗａｔｃｈ　Ｄ
ｏｇ　ＴｉＩＩｅｒ　）をセットする。

なお、前記ウオッチドックタイマは、エレベータを制御
している制御プログラムに暴走等の異常が発生したとき
にエレベータの制御が不能となり危険となるから、これ
を防止するためのものであり、制御プログラムの先頭部
と最後部にウオッチドックタイマを挿入して制御プログ
ラムを監視させている。即ち、制御プログラムの先頭部
においてセットされたウオッチドックタイマは、セット
されてからリセットされるまでの時間をカウントしてお
り、そのカウント時間が予め設定されている時間を超過
したときには、プログラム異常の判定を行なうものであ
る。例えば、前記制御プログラムにおいてプログラムの
暴走等の異常が発生すると、制御プログラムが最後まで
実行されずウオッチドックタイマはリセットされないた
めプログラム異常と判断するものである。

ステップ８４５でステージＳＴＧを初期化（ＳＴＧ＝０
）する。ステップＳ４６でタスク１を演算して、ステッ
プＳ４７でタスク２を演算する。

そして、ステップ８４８でタスク３の演算を開始する。

タスク３の呼び信号の処理及び運転方向の制御を行なう
プログラムの演算中にタイマ割込み「Ｔ２」によって割
込みが行なわれる。このため、ステップ８４９の条件判
断によってステップＳ４１に戻って演算中のプログラム
であるタスク３の演算を一時中断してレジスタ類を退避
させる。そして、ステップ８４２でステージＳＴＧを更
新する。このステージＳＴＧは前記ステップＳ４５にお
いて初期化（ＳＴＧ＝Ｏ）されているので（ＳＴＧ＝１
）となり、ステップ８４３の条件判断でステップＳ５０
に進み、タスク１の演算を行なう。

タスク１の演算終了後、ステップＳ５１の条件判断によ
って、ステージＳＴＧは“１”であるのでステップ８５
３に進む。ステップ５５３で前記ステップ８４１におい
て退避させたタスク３のレジスタ類を復帰させ、ステッ
プ８４８に戻ってタスク３の演算を中止した時点から再
開する。

タスク３の演算を再開した後、演算中にタイマ割込み「
Ｔ３」が行なわれるため、ステップＳ４９からステップ
８４１に戻り、再度タスク３の演算を中断してレジスタ
類を退避させ、ステップＳ４２でステージＳＴＧを“２
”に更新する。そして、ステップ８４３の条件判断によ
ってステップＳ５０に進みタスク１の演算を行なう。ス
テージＳＴＧは“２”であるのでステップＳ５１の条件
を満足してステップＳ５２に進み、タスク２が演算され
る。そして、タスク２の演算終了させ、ステップ８５３
でタスク３のレジスタ類を復帰して、ステップＳ４８で
タスク３の演算を再開する。

更に、ここで、タスク３を演算中にタイム割込み「Ｔ４
」があるため、ステップ８４１でレジスタ類の退避、ス
テップＳ４２においてステージＳＴＧを“３”に更新、
このため、ステップ８４３からステップＳ５０に進んで
タスク１を演算する。ステージＳＴＧは“３″であるの
でステップＳ５１からステップ８５３に進んでタスク３
のレジスタ類の復帰、ステップＳ４８でタスク３の残り
の演算を再開する。そして、タスク３の残りの演算を再
開して、タイマ割込み状態でタスク３の残りの演算を終
了すると、それをステップ８４９及びステップＳ５４で
判断し、タスク３の演算を終了させてステップＳ５５に
進んでウオッチドックタイマをリセットし、前記制御プ
ログラムの各タスクが所定の時間以内に処理され、正常
に演算等を行なったことを判断している。

前記ウオッチドックタイマがリセットされない場合は制
御プログラム異常と判断し、前記制御部（１０）はエレ
ベータの非常停止或いはバックアッププログラムに切替
える等の処置を取って、エレベータの安全を確保してい
る。

［発明が解決しようとする課題］ 従来のエレベータの制御装置は上記のように構成されて
いるから、ウオッチドックタイマによって制御プログラ
ムの実行状態を監視できるものであった。

しかし、前記ウオッチドックタイマは各タスクの集合で
ある制御プログラムの総演算処理時間について監視する
ものであるため、ウオッチドックタイマが動作したとき
、複数のタスクのどれが演算処理時間の異常であるのか
不明であった。このため、異常が発生した制御プログラ
ムの修理或いは調整を行なう場合は、プログラム全体に
対して調査をしなければならなかった。

また、ウオッチドックタイマの動作が制御プログラムの
設計不良であるのか、或いは、外部からのノイズ等によ
る誤動作であるのか判断できず、修理に多くの時間を要
し作業能率が良くなかった。

そこで、本発明はウオッチドックタイマが動作した場合
、その動作原因の判断を容易にして修理調整の作業能率
を上げ、しかも、制御プログラムの演算処理時間の余裕
を簡単に把握できるエレベータの制御装置の提供を課題
とするものである。

［課題を解決するための手段］ 本発明にかかるエレベータの制御装置は、制御プログラ
ムに組込まれた複数のタスクの演算が行なわれてエレベ
ータが制御される毎に、各タスクの演算の開始時間と終
了時間を計測させ、その開始時間と終了時間とを比較し
てその差によって各タスクの実演算処理時間を算出させ
、その実演算処理時間を比較して、その実演算処理時間
の最大値及び最小値を記憶させておき、ウオッチドック
タイマが異常を判断したとき、前記実演算処理時間の記
憶値を判断するものである。

［作用］ 本発明においては、制御プログラムに組込まれてエレベ
ータを制御する複数のタスクがそれぞれ演算を行なう都
度、そのタスクの演算の開始時間と終了時間の計測を行
ない、計測した開始及び終了時間を比較し、その時間差
によってタスクの実際の演算処理時間を算出し、その最
大値と最小値を記憶し、その記憶した最大値と最小値を
複数のタスクがそれぞれ演算を行なう都度、更新し、ウ
オッチドックタイマが異常を判断したとき、前記各タス
クの更新された実演算処理時間の記憶値を判断して、異
常のタスクをみいだす。

［実施例］ 以下、本発明の詳細な説明する。

第１ａ図及び第１ｂ図は本発明の一実施例のエレベータ
の制御装置の制御プログラムのフローチャート、また、
第２図は本発明の一実施例のエレベータの制御装置の制
御プログラムの演算時間算出−記憶ルーチンのフローチ
ャートである。そして、第３図は本発明の一実施例のエ
レベータの制御装置のメモリ内の記憶配置図、第４図は
本発明の一実施例のエレベータの制御装置のマルチプロ
グラミング方式の制御プログラムの実行状態を示すタイ
ムチャートである。

なお、本発明の一実施例のエレベータの制御装置の全体
概略構成図及びエレベータの制御装置の制御構成ブロッ
ク図は、従来例の第５図及び第６図で示したエレベータ
の制御装置の全体概略構成図及びエレベータの制御装置
の制御構成ブロック図と相違するものではないので、こ
こでは重複する説明を省略する。

次に、上記従来例で示したエレベータの制御装置の全体
概略構成図及び制御構成ブロック図のように構成された
本実施例の動作を、第１ａ図及び第１ｂ図の制御プログ
ラムのフローチャートを用いて説明する。

まず、制御プログラムが開始ステージ５ＴＧＳの“３″
の領域にある場合において、タイマ割込信号「Ｔ１」に
よって割込みが発生した場合を前提に説明する。

まず、ステップＳ１において実行中のプログラムを一時
中断して、そのレジスタ類を退避させる。

そして、ステップＳ２でステージＳＴＧを更新（ＳＴＧ
←ＳＴＧ＋１）する。このため、開始のステージＳＴＧ
は“４”となる。ステップＳ３で開始ステージＳＴＧが
ＳＴＧ≧４であるか判断を行なうので、条件を満足して
ステップＳ４に進む。

ステップＳ４においてウオッチドックタイマがセットさ
れ、ステップＳ５で開始ステージ５ＴＧＳをクリア（Ｓ
ＴＧＳ＝０）する。ステップＳ６でタスク１の演算の開
始ステージ５ＴＧＳと、タイマカウンタＴＭの値である
演算の開始時間ＴＭＳを読込む。前記タイマカウンタＴ
Ｍは所定の時間単位、例えば、マイクロセコンド［μｓ
ｅｃ　］で時間をカウントするものである。そして、ス
テップＳ７でタスク１の演算を開始する。

前記タスク１の演算が終了するとステップＳ８において
、タスク１の演算の終了ステージ５ＴＧＥとタイムカウ
ンタＴＭの値である演算の終了時間ＴＭＥを読込む。そ
して、ステップＳ９の演算時間算出・記憶ルーチンをコ
ールする。ステップＳ９の演算時間算出Φ記憶ルーチン
においては、前記ステップＳ６及びステップＳ８で測定
した開始ステージ５ＴＧＳと終了ステージ５ＴＧＥ及び
タイムカウンタＴＭの値である開始時間ＴＭＳと終了時
間ＴＭＥによって、タスク１の実際の演算時間である実
演算処理時間を算出して記憶させるものである。そして
、上記ステップＳ６．ステップＳ７．ステップＳ８及び
ステップＳ９はタスク１の第一演算ルーチンを構成する
。

ここで、第２図のフローチャートを用いてステップＳ９
の演算時間算出・記憶ルーチンの動作について説明する
。

第２図は本発明の一実施例のエレベータの制御装置の制
御プログラムの演算時間算出・記憶ルーチンのフローチ
ャートである。

まず、ステップ８３１でタスク１の演算の開始ステージ
５ＴＧＳに対応する演算の開始時間ＴＭＳを実時間に変
換して開始実時間ＴＩＭＥ−８を算出する。ステップＳ
３２で前記ステ・ツブＳ３１と同様に演算の終了ステー
ジ５ＴＧＥの終了時間ＴＭＥを実時間に変換して、終了
実時間ＴＩＭＥ・Ｅを算出する。前記実時間に変換する
ための計算式としては、この実施例においては、１ステ
ージが２５　［ｍ５ｅｃ　］　、タタイムカランの単位
が１［μｓｅｃ　］　とすると、 ５ＴＧＳｘ２５＋ＴＭＳｘｌＯ−”＝ＴＩＭＥ−８ＳＴ
ＧＥｘ２５＋ＴＭＥｘｌＯ−”＝ＴＩＭＥ−Ｅ（単位は
［ｍ５ｅｃ　］　） となる。

ステップ３３３でタスク１の開始実時間であるＴＩＭＥ
−８と終了実時間であるＴＩＭＥ−Ｅの時間差を算出す
る。この時間差はタスク１の演算の開始時間と終了時間
の差であるからタスク１の実際の演算時間である実演算
処理時間ＴＩＭＥ・ＲＵＮ　［１］　となるものである
。

ステップ８３４で、前記ステップ３３３で算出したタス
ク１の実演算処理時間ＴＩＭＥ−ＲＵＮ［１コと、前記
メモリのＲＡＭ　（２３）内に設けられたタスク１の記
憶領域に記憶されているタスク１の実演算処理時間の最
大値であるＴＩＭＥ・ＭＡＸ　［１］と比較する。その
結果、ＴＩＭＥ・ＲＵＮ　［１］が大きければステップ
Ｓ３５に進んで、前記ＴＩＭＥ−ＲＵＮ　［１］の値を
タスク１の最大実演算処理時間としてＴＩＭＥ−ＭＡＸ
［１コに記憶する。タスク１の実演算処理時間ＴＩＭＥ
−ＲＵＮ　　［１］　　がＴＩＭＥ　争ＭＡＸ　　［１
コに比べて小さければステップＳ３６に進む。

ステップ３３６ではタスク１の実演算処理時間ＴＩＭＥ
−ＲＵＮ　［１コと、前記ＲＡＭ　（２３）に設けられ
たタスク１の記憶領域に記憶されているタスク１の実演
算処理時間の最小値であるＴＩＭＥ−ＭＩＮ　［１］と
の比較を行なう。その結果、ＴＩＭＥ−ＲＵＮ　［１コ
が小さければステップＳ３７に進んで、Ｔ　ＩＭＥ−Ｒ
ＵＮ　［１コの値をＴＩＭＥ−ＭＩＮ　［１コに記憶す
る。

なお、これらステップＳ３１とステップＳ３２とステッ
プ３３３とステップＳ３４とステップＳ３５とステップ
３３６とステップＳ３７はステップＳ９である演算時間
算出・記憶ルーチンを構成するものである。

上記の説明のように、ステップＳ９の演算時間算出・記
憶ルーチンを終了するとステップＳ１０に進む。

ステップＳＩＯからステップ８１３は、前記タスク１の
第一演算ルーチンと同様に構成したタスク２の第一演算
ルーチンである。したがって、タスク１の第一演算ルー
チンと同様に、タスク２の実演算処理時間であるＴＩＭ
Ｅ−ＲＵＮ　［２］を算出すると共に、タスク２の最大
実演算処理時間であるＴＩＭＥ−ＭＡＸ　［２］及び最
小実演算処理時間であるＴＩＭＥ−ＭＩＮ　［２］と比
較して、ＴＩＭＥ−ＲＵＮ　　［２コ　がＴ　Ｉ　ＭＥ
−ＭＡＸ　　［２コよりも大きければこれをＴＩＭＥ−
ＭＡＸ　［２］として記憶し、ＴＩＭＥ−ＭＩＮ　［２
］よりも小さければこれをＴ　ＩＭＥ−Ｍ　Ｉ　Ｎ　［
２］に記憶するものである。

タスク２の第一演算ルーチンが終了すると、ステップＳ
１４に進んでタスク３の演算を開始する。

このタスク３の演算中にタイマ割込信号「Ｔ２」によっ
て割込みが行なわれるため、ステップＳ１５の条件判断
によってステップＳ１に戻り、現在実行中のプログラム
、即ち、タスク３の演算を一時中断させてレジスタ類を
退避し、ステップＳ２で開始のステージＳＴＧを更新す
る。この開始ステージＳＴＧはステップＳ５で初期化（
ＳＴＧ＝Ｏ）されているため“１”となる。そして、ス
テップＳ３の条件判断によってステップ８１６に分岐さ
れる。

ステップＳ１６からステップＳ１９は、ステップＳ６乃
至ステップＳ９からなる第一演算ルーチンと同様に構成
されたタスク１の第二演算ルーチンである。即ち、タス
ク１の演算と、その実演算処理時間ＴＩＭＥ・ＲＵＮ　
［１］の算出を行ない、最大実演算処理時間であるＴＩ
ＭＥ−ＭＡＸ　［１３及び最小実演算処理時間であるＴ
ＩＭＥ−ＭＩＮ［１コと比較され、ＴＩＭＥ嗜ＭＡＸ　
［１］よりも大きければこれをＴＩＭＥ＠ＭＡＸ　［１
］に記憶し、ＴＩＭＥ−ＭＩＮ　［１）よりも小さけれ
ばこれをＴＩＭＥ−ＭＩＮ　［１コに記憶する。

タスク１の第二演算ルーチンが終了すると、ステップＳ
２０に進む。このステップ８２０は開始ステージ５ＴＧ
Ｓが“２”であるか否かの条件判断を行なうものである
。開始ステージ５ＴＧＳは“１′″であるのでステップ
８２５にルーチンを移す。そして、ステップＳ２５で退
避させていたタスク３のレジスタ類を復帰させ、ステッ
プＳ１４に戻りタスク３の演算を中止した時点から再開
する。

タイマ割込みは２５　［ｍ５ｅｃ　］周期で行なわれる
ため、再開している・タスク３の演算中に再度タイマ割
込信号ｒＴ３Ｊによって割込みが行なわれる。このため
、タスク３の演算を中止してステップＳ１５からステッ
プＳ１に戻って、タスク３のレジスタ類の退避、ステッ
プＳ２で開始ステージ５ＴＧＳの更新（ＳＴＧ＝２）　
、そして、ステップＳ３の条件判断によってステップＳ
１６に進んで、ステップＳ１６からステップ３１９まで
のタスク１の第二演算ルーチンを終了させステップＳ２
０に進む。

開始ステージ５ＴＧＳは“２”に更新されているため、
ステップ５２０の条件を満足してステップ５２１に進む
。ステップＳ２１からステップＳ２４は、前記タスク２
の第一演算ルーチンと同様に構成したタスク２の第二演
算ルーチンであるがら、タスク２の演算及び実演算処理
時間ＴＩＭＥ・ＲＵＮ　［２］の算出を行ない、最大実
演算処理時間であるＴ　Ｉ　ＭＥ−ＭＡＸ　［２］及び
最小実演算処理時間であるＴ　ＩＭＥ−ＭＩ　Ｎ　［２
］　と比較され、ＴＩＭＥ−ＭＡＸ　［２コよりも大き
ければこれをＴＩＭＥ−ＭＡＸ　［２］に記憶し、ＴＩ
ＭＥ−ＭＩＮ［２］よりも小さければこれをＴＩＭＥ−
ＭＩＮ［２］に記憶するものである。そして、このタス
ク２の第二演算ルーチンを終了してステップ８２５に進
む。ステップ８２５で演算を再中断していたタスク３の
レジスタ類を復帰して、ステップＳ１４でタスク３の演
算を再中断していた所から再開する。

タスク３の演算中、更に、タイマ割込信号「Ｔ４」によ
ってタイマ割込みが行なわれる。このため、タスク３の
演算を中止、そして、ステップＳ１５からステップＳ１
に戻ってレジスタ類を退避、ステップＳ２のステージＳ
ＴＧの更新（ＳＴＧ＝３）し、ステップＳ３の条件判断
においてステップＳ１６へ分岐する。そして、ステップ
Ｓ１６がらステップＳ１９のタスク１の第一演算ルーチ
ンを終了させ、ステップＳ２０の条件判断によってステ
ップ８２５に進んでレジスタ類を復帰させ、そしてステ
ップ８１４に戻ってタスク３の演算を再開する。

ここで、タスク３の演算が次のタイマ割込信号「Ｔ１」
の割込み前に終了すると、ステップＳ２６に進み、演算
開始の実時間ＴＩＭＥ−８を初期化（ＴＩＭＥφ５＝０
）する。ステップＳ２７で演算の終了ステージ５ＴＧＥ
並びに演算の終了時間ＴＭＥを測定させてステップ８２
８に進む。このステップ８２８は前記ステップＳ９と同
様の構成である演算時間算出・記憶ルーチンである。し
たがって、このステップ８２８においてタスク３の実演
算処理時間としてＴＩＭＥ−ＲＵＮ　［３］を算出し、
この最大値であるＴＩＭＥ−ＭＡＸ［３］と最小値であ
るＴＩＭＥ−ＭＩＮ　［３］と比較を行ない、ＴＩＭＥ
−ＲＵＮ　［３］がＴＩＭＥ−ＭＡＸ［３コよりも大き
い場合はＴＩＭＥ・ＭＡＸ　［３］に記憶させ、ＴＩＭ
Ｅ−ＭＩＮ　［３コよりも小さい場合はＴＩＭＥ−ＭＩ
Ｎ　［３］に記憶させる。このＴＩＭＥ争ＭＡＸ　［３
コ及びＴＩＭＥ−ＭＩＮ　［３］は、ステップＳ２６に
おいてＴＩＭＥ−８が初期化されいてるため、タスク１
１タスク２及びタスク３の集合である制御プログラム全
体の最大実演算処理時間及び最小実演算時間となるもの
である。

前記制御プログラム全体の最大実演算処理時間であるＴ
ＩＭＥ−ＭＡＸ　［３］及び最小実演算時間であるＴＩ
ＭＥ−ＭＩＮ　［３］が記憶されて演算時間算出・記憶
ルーチンが終了すると、ステップＳ２９に進みウオッチ
ドックタイマはリセットされて、制御プログラムの監視
を中止する。このウオッチドックタイマがリセットされ
ることによって制御プログラムが正常に動作したことの
判断が行なわれるものである。

このように、上記実施例のエレベータの制御装置は、全
体の演算周期として用意した１００［ｍ５ｅｅ　］を、
２５　［ｍ５ｅｃ　］のタイマ割込みニよッて４個のス
テージに分割してマルチプログラミングで演算を行なう
タスク１．タスク２及びタスク３からなる制御プログラ
ムにおいて、ステップＳ６、ステップＳ７、ステップＳ
８で構成される時間検出手段によって、タスク１の演算
開始時間ＴＭＳ及び開始ステージ５ＴＧＳと、タスク１
の演算終了時間ＴＭＥ及び終了ステージ５ＴＧＥを検出
する。そして、ステップＳ３１、ステップＳ３２及びス
テップ５３３から構成されて実演算処理時間を算出する
時間算出手段によって、演算開始時間ＴＭＳ及び開始ス
テージ５ＴＧＳとタスク１の演算終了時間ＴＭＥ及び終
了ステージ５ＴＧＥを実時間に変換してこれを計算し、
タスク１の実際の演算時間である実演算処理時間ＴＩＭ
Ｅ−ＲＵＮ　［１コを算出する。

次に、ステップＳ３４、ステップＳ３５、ステップＳ３
６及びステップＳ３７からなる時間記憶手段によって、
前記実演算処理時間ＴＩＭＥ−ＲＵＮ　［１コとメモリ
であるＲＡＭ　（２３）に記憶されている最大実演算処
理時間であるＴＩＭＥ・ＭＡＸ　［１３と比較する。そ
の結果、ＴＩＭＥ・ＲＵＮ　［１］が大きいときはこれ
を新しい最大演算処理時間としてＴＩＭＥ−ＭＡＸ　［
１１に記憶する。また、前記ＴＩＭＥ−ＲＵＮ　［１Ｆ
とタスク１の最小実演算時間であるＴＩＭＥ−ＭＩＮ［
１］と比較して、ＴＩＭＥ−ＲＵＮ　［１］の方が小さ
い場合はこれを新しい最小演算処理時間としてＴＩＭＥ
−ＭＩＮ　［１］に記憶する。そして、これをタスク１
の演算ルーチンとしたものである。

また、ステップ８１０、ステップＳ１１、ステップＳ１
２及びステップ８１３から構成されるタスク２の演算ル
ーチンは、タスク１と同じ構成をとったものであるから
、ステップＳＩＯ，ステップＳｌｌ及びステップ８１２
からなる時間検出手段と、時間算出手段と時間・記憶手
段からなるステップ８１３の演算時間算出・記憶ルーチ
ンにおいて、タスク２の実演算処理時間であるＴＩＭＥ
・ＲＵＮ　［２］を算出し、タスク２の最大実演算時間
であるＴ　Ｉ　ＭＥ−ＭＡＸ　［２］及び最小実演算処
理時間であるＴＩＭＥ−ＭＩＮ　［２］と比較して、Ｔ
ＩＭＥ−ＲＵＮ　［２］が大きければこれを新しい最大
実演算処理時間としてＴＩＭＥ−ＭＡＸ［２］に記憶し
、ＴＩＭＥ−ＲＵＮ　［２］が小さければこれを新しい
最小実演算処理時間としてＴＩＭＥ−ＭＩＮ　［２］に
記憶するものである。

そして、タスク３の演算ルーチンにおいては、ステップ
８２６及びステップＳ２７から構成される時間検出手段
において、タスク３の演算の開始ステージ５ＴＧＳと開
始時間ＴＭＳの実時間の計算結果であるＴＩＭＥ−８を
初期化（ＴＩＭＥ・５−０）して、演算の終了ステージ
５ＴＧＥと演算の終了時間ＴＭＥを測定させる。そして
、これを前記ステップＳ９と同構成の時間算出手段と時
間記憶手段であるステップＳ２８の演算時間算出・記憶
ルーチンにおいて、実演算処理時間ＴＩＭＥ−ＲＵＮ　
［３］を算出し、これをタスク３の最大実演算処理時間
であるＴＩＭＥ−ＭＡＸ　［３］及び最小実演算処理時
間であるＴＩＭＥφＭＩＮ［３］と比較し、ＴＩＭＥ−
ＲＵＮ　［３］が大であればこれをＴＩＭＥ−ＭＡＸ　
［３］に記憶させ、小である場合はＴＩＭＥφＭＩＮ［
３］に記憶するものである。

前記タスク３の演算ルーチンで算出される実演算処理時
間であるＴＩＭＥ−ＲＵＮ　［３コは、タスク３の演算
の開始時間ＴＭＳと開始ステージＳＴＧＳの変換された
実時間であるＴＩＭＥ−８を初期化しているため、タイ
ムカウントＴＭが開始されてから現在に至るまでの時間
、即ち、タスク１の演算が開始されてからタスク３の演
算の終了時点までの制御プログラムの全体の実演算処理
時間となるものである。

そして、タスク３の演算が終了すると、ウオッチドック
タイマがリセットされて、制御プログラムの全タスクの
演算が異常なく終了したことを確認するものである。

したがって、上記実施例は、エレベータの制御プログラ
ムに組込まれた各タスクの実際の演算処理時間である最
大実演算処理時間と最小実演算処理時間及び全体の実演
算処理時間の最大実演算処理時間と最小実演算処理時間
が記憶されると共に、前記実演算処理時間が最大実演算
処理時間よりも大きい場合或いは最小実演算処理時間よ
りも小さいときは、最新の最大実演算処理時間及び最小
実演算処理時間としてメモリに記憶させるものである。

このため、制御プログラムに挿入されたウオッチドック
タイマが動作、した場合に、メモリに記憶された各タス
クの演算処理時間を計測し、異常な値の演算処理時間を
検出することによって、どのタスクのプログラムの設計
不良によるウオッチドックタイマの動作であるか判断で
き、また、前記各タスクの実演算処理時間の計測の結果
において異常が認められない場合には、外部からのノイ
ズによる誤動作である等の原因の判断が容易となる。

更に、前記各タスクの最大実演算処理時間の計測によっ
て、エレベータが設置される建物等の固有の設置条件に
よって、工事毎に設計される特殊なタスクが挿入された
場合の演算処理時間の余裕が容易に把握できるものであ
る。

［発明の効果］ 以上のように、本発明のエレベータの制御装置は、エレ
ベータを制御する制御プログラムに組込まれた複数のタ
スク毎に演算の開始時間と演算の終了時間を記憶し、前
記演算の開始時間と演算の終了時間の時間差によって各
タスクの実演算処理時間を算出して、タスク毎の最大値
と最小値をそれぞれ格納しておき、各タスクの演算毎に
記憶されている実演算処理時間の最大値及び最小値と比
較を行ない、前記算出した実演算処理時間が記憶されて
いる実演算処理時間の最大値よりも大きいときには、算
出した実演算処理時間を最大実演算処理時１間として、
また１、前記算出した実演算処理時間が格納されている
実演算処理時間の最小値よりも小さいときは、算出した
実演算処理時間を最小実演算処理時間として格納するも
のである。

したがって、制御プログラムに挿入されたウオッチドッ
クタイマが動作したときに、制御プログラムの各タスク
毎の最大成いは最小の実演算処理時間を容易゛に把握す
ることが可能となるものであるから、制御プログラムの
タスクの設計不良の判断が容易にでき、演算処理時間の
余裕も容易に把握できる。

【図面の簡単な説明】

第１図は本発明の一実施例のエレベータの制御装置の制
御プログラムのフローチャート、第２図は本発明の一実
施例のエレベータの制御装置の制御プログラムの演算時
間算出・記憶ルーチンのフローチャート、第３図は本発
明の一実施例のエレベータの制御装置のメモリの記憶配
置図、第４図は本発明の一実施例のエレベータの制御装
置の制御プログラムの演算周期を示すタイムチャート、
第５図は従来のエレベータの制御装置の全体概略構成図
、第６図は従来のエレベータの制御装置の制御構成ブロ
ック図、第７図は従来のエレベータの制御装置の制御プ
ログラムの演算周期を示すタイムチャート、第８図は従
来のエレベータの制御装置の制御プログラムのフローチ
ャートである。 図において、 ２０：制御回路 ２１：中央演算回路（ＣＰＵ） ２７ＲＯＭ ２３：ＲＡＭ である。 なお、 図中、 同−符号及び同一記号は同一また は相当部分を示すものである。

Claims (1)

1. 【特許請求の範囲】 制御プログラムに複数組込まれた各タスクの演算によっ
   てエレベータを制御するエレベータの制御装置において
   、 前記各タスクの演算の開始時間と終了時間の読取りを行
   なう時間検出手段と、 前記演算開始時間と演算終了時間の差により各タスクの
   実際の演算時間である実演算処理時間を算出する時間算
   出手段と、 前記実演算処理時間が算出される度に、その実演算処理
   時間を過去の格納された実演算処理時間と比較して最大
   値と最小値をメモリに格納する時間記憶手段と、 前記制御プログラムに挿入されて制御プログラムの実行
   状態を監視するウォッチドックタイマとを具備すること
   を特徴とするエレベータの制御装置。