JPH0226817B2 - - Google Patents
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- JPH0226817B2 JPH0226817B2 JP56037935A JP3793581A JPH0226817B2 JP H0226817 B2 JPH0226817 B2 JP H0226817B2 JP 56037935 A JP56037935 A JP 56037935A JP 3793581 A JP3793581 A JP 3793581A JP H0226817 B2 JPH0226817 B2 JP H0226817B2
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- JP
- Japan
- Prior art keywords
- mosfet
- gate
- circuit
- winding
- output
- Prior art date
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Links
- 238000004804 winding Methods 0.000 claims description 41
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000005284 excitation Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 239000004575 stone Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Landscapes
- Power Conversion In General (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はMOSFETをスイツチング素子として
用いた半導体のゲート駆動回路に関する。
用いた半導体のゲート駆動回路に関する。
ＮチヤンネルMOSFETは、ゲート電極とソー
ス電極との間に、ゲート電極を正とする極性に所
定の電圧が印加されると導通し、所定の電圧以下
では非導通状態となるスイツチング素子として用
いられる。
ス電極との間に、ゲート電極を正とする極性に所
定の電圧が印加されると導通し、所定の電圧以下
では非導通状態となるスイツチング素子として用
いられる。
MOSFETは通常のトランジスタと比較し、
１） スイツチング速度が速く、高周波動作が容
易である。
易である。
２） ゲート入力インピーダンスが大きく、駆動
パワーが小さい。
パワーが小さい。
等の特徴を有する。
MOSFETのスイツチング時間は、ゲート電極
に印加する電圧の立上がり時間に依存するため、
高速スイツチング特性を得るには、ゲート電極に
印加する電圧も短時間で立上げる必要がある。し
かし、パワーMOSFETの内部にはゲート電極と
ソース電極との間に数千pFの等価容量（Ciss）が
存在する。このため、ゲート電極に印加する電圧
を短時間で立上げるためにはピーク値の大きな充
電電流をCissに流す必要がある。
に印加する電圧の立上がり時間に依存するため、
高速スイツチング特性を得るには、ゲート電極に
印加する電圧も短時間で立上げる必要がある。し
かし、パワーMOSFETの内部にはゲート電極と
ソース電極との間に数千pFの等価容量（Ciss）が
存在する。このため、ゲート電極に印加する電圧
を短時間で立上げるためにはピーク値の大きな充
電電流をCissに流す必要がある。
また、MOSFETを短時間でターンオフさせる
には、Cissを短時間で放電させなければならない。
には、Cissを短時間で放電させなければならない。
近年、パワーMOSFETの大容量化にともな
い、Cissも大きくなる傾向にある。このためパワ
ーMOSFETの高速スイツチング特性を充分利用
するには、ピーク値の大きな充放電電流を流し得
るゲート回路が要求される。パワーMOSFET
は、ゲート入力インピーダンスが大きいため、
Cissの充電電流の他はほとんど必要とせず、ゲー
ト電極に印加する電圧をVG、MOSFETの駆動周
波数をｆとするとき、必要とするゲート駆動パワ
ーWGは次式となる。
い、Cissも大きくなる傾向にある。このためパワ
ーMOSFETの高速スイツチング特性を充分利用
するには、ピーク値の大きな充放電電流を流し得
るゲート回路が要求される。パワーMOSFET
は、ゲート入力インピーダンスが大きいため、
Cissの充電電流の他はほとんど必要とせず、ゲー
ト電極に印加する電圧をVG、MOSFETの駆動周
波数をｆとするとき、必要とするゲート駆動パワ
ーWGは次式となる。
WG＝１／２CissV1 2・ｆ ……(1)
(1)式で、Cissを2000pF、VGを15V、Ｆを100K
Hzとしたとき、WGは22.5mW程度である。した
がつて、ゲート回路は小さなパワーを取扱えばよ
く、簡素な構成が望まれるが、Cissの充放電時に
ピーク値の大きな電流を流す必要から回路の簡略
化が妨げられていた。
Hzとしたとき、WGは22.5mW程度である。した
がつて、ゲート回路は小さなパワーを取扱えばよ
く、簡素な構成が望まれるが、Cissの充放電時に
ピーク値の大きな電流を流す必要から回路の簡略
化が妨げられていた。
本発明は、MOSFETの高速スイツチング性能
を損うことなく、ゲート回路から供給する電流の
ピーク値を低減させ、ゲート回路の構成を簡素化
するとともに、ゲート回路から供給する
MOSFETの駆動パワーも小さくし得る半導体の
ゲート駆動回路を提供することを目的とする。
を損うことなく、ゲート回路から供給する電流の
ピーク値を低減させ、ゲート回路の構成を簡素化
するとともに、ゲート回路から供給する
MOSFETの駆動パワーも小さくし得る半導体の
ゲート駆動回路を提供することを目的とする。
このような目的を達成するため本発明は、電源
と、この電源間に接続される負荷とMOSFETか
らなる第１のスイツチング素子との直列回路と、
少なくとも前記負荷に並列接続された一次巻線と
前記MOSFETのゲート、ソース間に並列接続さ
れた二次巻線とを有するトランスと、前記
MOSFETのオフ信号入力にともなつて前記ゲー
ト、ソース間を短絡させる第２のスイツチング素
子と、を備えてなり、前記二次巻線はその極性
が、前記MOSFETのゲートへのオン信号入力に
ともなつて、前記MOSFETのゲート、ソース間
の浮遊容量を充電するように設定されているよう
にしたものである。
と、この電源間に接続される負荷とMOSFETか
らなる第１のスイツチング素子との直列回路と、
少なくとも前記負荷に並列接続された一次巻線と
前記MOSFETのゲート、ソース間に並列接続さ
れた二次巻線とを有するトランスと、前記
MOSFETのオフ信号入力にともなつて前記ゲー
ト、ソース間を短絡させる第２のスイツチング素
子と、を備えてなり、前記二次巻線はその極性
が、前記MOSFETのゲートへのオン信号入力に
ともなつて、前記MOSFETのゲート、ソース間
の浮遊容量を充電するように設定されているよう
にしたものである。
以下、実施例を用いて本発明を詳細に説明す
る。
る。
第１図は、本発明による半導体のゲート駆動回
路の一実施例を示す回路図である。電源１間には
負荷２とスイツチング素子であるMOSFET３の
直列回路が接続されている。MOSFET３はその
ドレインＤが負荷２側に、ソースＳが接地側にそ
れぞれ接続されている。MOSFET３はそのゲー
トＧに直列接続されたインバータ４および５のう
ち、インバータ５からの出力がダイオード６を介
して入力されることによりオン、オフするように
なつている。なお、前記インバータ４および５は
IC化された制御回路７である。
路の一実施例を示す回路図である。電源１間には
負荷２とスイツチング素子であるMOSFET３の
直列回路が接続されている。MOSFET３はその
ドレインＤが負荷２側に、ソースＳが接地側にそ
れぞれ接続されている。MOSFET３はそのゲー
トＧに直列接続されたインバータ４および５のう
ち、インバータ５からの出力がダイオード６を介
して入力されることによりオン、オフするように
なつている。なお、前記インバータ４および５は
IC化された制御回路７である。
一方、トランス８があり、このトランス８の一
次巻線８Ａは前記負荷２と並列接続され、また二
次巻線８Ｂの一端は接地側、他端は抵抗９を介し
てMOSFET３のゲートＧにそれぞれ接続されて
いる。
次巻線８Ａは前記負荷２と並列接続され、また二
次巻線８Ｂの一端は接地側、他端は抵抗９を介し
てMOSFET３のゲートＧにそれぞれ接続されて
いる。
また、MOSFET３のゲートＧとソースＳとの
間にはたとえばNPNトランジスタからなるスイ
ツチング素子９が接続され、そのコレクタは
MOSFET３のゲートＧに接続され、エミツタは
接地されている。前記スイツチング素子９はその
ベースに前記インバータ４からの出力が抵抗１０
を介して入力されることによりオン、オフするよ
うになつている。
間にはたとえばNPNトランジスタからなるスイ
ツチング素子９が接続され、そのコレクタは
MOSFET３のゲートＧに接続され、エミツタは
接地されている。前記スイツチング素子９はその
ベースに前記インバータ４からの出力が抵抗１０
を介して入力されることによりオン、オフするよ
うになつている。
このように構成した半導体のゲート駆動回路の
作用を以下説明する。
作用を以下説明する。
MOSFET３のゲートＧおよびソースＳ間にお
ける等価容量を図中１１とする。インバータ４の
出力がローレベルである場合、抵抗１０を通した
スイツチング素子９のベース電流が遮断され、こ
の結果、スイツチング素子９はターンオフする。
これと同時に、インバータ５の出力はハイレベル
となつていることから、ダイオード６を通して
MOSFET３の等価容量１１において図示の極性
に充電がなされる。等価容量１１の充電にともな
い、MOSFET３がターンオンし始めると、電源
１から負荷２に電流が流れ始めるとともにトラン
ス８の一次次巻線８Ａに図示黒丸の極性に電圧が
印加される。これにより、一次巻線８Ａと磁気結
合している二次巻線８Ｂにも、図示黒丸の極性に
電圧が誘起され、二次巻線８Ｂから抵抗９を介し
て等価容量１１に充電電流が流れる。この動作に
よつて、等価容量１１は短時間で充電されること
から、MOSFET３を高速でターンされる。
ける等価容量を図中１１とする。インバータ４の
出力がローレベルである場合、抵抗１０を通した
スイツチング素子９のベース電流が遮断され、こ
の結果、スイツチング素子９はターンオフする。
これと同時に、インバータ５の出力はハイレベル
となつていることから、ダイオード６を通して
MOSFET３の等価容量１１において図示の極性
に充電がなされる。等価容量１１の充電にともな
い、MOSFET３がターンオンし始めると、電源
１から負荷２に電流が流れ始めるとともにトラン
ス８の一次次巻線８Ａに図示黒丸の極性に電圧が
印加される。これにより、一次巻線８Ａと磁気結
合している二次巻線８Ｂにも、図示黒丸の極性に
電圧が誘起され、二次巻線８Ｂから抵抗９を介し
て等価容量１１に充電電流が流れる。この動作に
よつて、等価容量１１は短時間で充電されること
から、MOSFET３を高速でターンされる。
次に、インバータ４の出力がハイレベルに転じ
ると、スイツチング素子９がターンオンし、等価
容量１１に充電されている電荷が放電し、充電電
圧が低下する。これにともない、MOSFET３が
ターンオフし始めると、トランス８に蓄積されて
いる励磁エネルギーによつて、二次巻線８Ｂに図
示と逆極性の電圧を生ずるため、等価容量１１は
二次巻線８Ｂによつても急速に放電されるため、
MOSFET３は高速でターンオフされる。
ると、スイツチング素子９がターンオンし、等価
容量１１に充電されている電荷が放電し、充電電
圧が低下する。これにともない、MOSFET３が
ターンオフし始めると、トランス８に蓄積されて
いる励磁エネルギーによつて、二次巻線８Ｂに図
示と逆極性の電圧を生ずるため、等価容量１１は
二次巻線８Ｂによつても急速に放電されるため、
MOSFET３は高速でターンオフされる。
ここで、MOSFET３がターンオフするとき、
トランス８の二次巻線８Ｂから出力される電圧
Voとインバータ５から出力される電圧Vcについ
て考察する。VcがVoよりも大きい場合、等価容
量１１を図示のように充電した後においても、イ
ンバータ５から二次巻線８Ｂに電流を流す。これ
を防止するためには、二次巻線８Ｂと直列にイン
バータ５からの電流を阻止する極性にダイオード
を設ける必要がある。しかし二次巻線８Ｂと直列
にダイオードを設けると、MOSFET３のターン
オフ時に、トランス８の励磁エネルギーを利用し
て、等価容量１１を放電できなくなる欠点があ
る。この欠点をなくするために、VcよりもVoを
大きくするようにし、インバータ５に過大な電圧
が印加されないようにダイオード６を設け、二次
巻線８Ｂにはダイオードを設けない構成が有利と
なる。また、VcよりもVoを大きくしておけば、
等価容量１１が図示に充電され終つた後、Voに
よつてMOSFET３のゲートがバイアスされ続
け、インバータ５からは電流が流れなくなるた
め、制御回路７の損失を低減させることもでき
る。
トランス８の二次巻線８Ｂから出力される電圧
Voとインバータ５から出力される電圧Vcについ
て考察する。VcがVoよりも大きい場合、等価容
量１１を図示のように充電した後においても、イ
ンバータ５から二次巻線８Ｂに電流を流す。これ
を防止するためには、二次巻線８Ｂと直列にイン
バータ５からの電流を阻止する極性にダイオード
を設ける必要がある。しかし二次巻線８Ｂと直列
にダイオードを設けると、MOSFET３のターン
オフ時に、トランス８の励磁エネルギーを利用し
て、等価容量１１を放電できなくなる欠点があ
る。この欠点をなくするために、VcよりもVoを
大きくするようにし、インバータ５に過大な電圧
が印加されないようにダイオード６を設け、二次
巻線８Ｂにはダイオードを設けない構成が有利と
なる。また、VcよりもVoを大きくしておけば、
等価容量１１が図示に充電され終つた後、Voに
よつてMOSFET３のゲートがバイアスされ続
け、インバータ５からは電流が流れなくなるた
め、制御回路７の損失を低減させることもでき
る。
また、MOSFET３がターンオンする際、スイ
ツチング素子９がターンオンすることから、スイ
ツチング素子９を介して二次巻線８Ｂが短絡する
のを防止するため、二次巻線８ＢとMOSFET３
のゲートＧ間には抵抗９が接続されている。
ツチング素子９がターンオンすることから、スイ
ツチング素子９を介して二次巻線８Ｂが短絡する
のを防止するため、二次巻線８ＢとMOSFET３
のゲートＧ間には抵抗９が接続されている。
このようにすれば、MOSFET３のターンオン
時には、制御回路７の他に、主回路から
MOSFET３のゲート電極に二次巻線８Ｂによつ
て帰還がかかり、ピーク値の大きなゲート電流を
供給できる。制御回路７からはピーク値の大きな
電流を流さなくても、MOSFET３を高速でター
ンオンさせ得る効果がある。また、制御回路７の
構成を極めて簡略化できるにもかかわらず、IC
の出力で直接MOSFET３をターンオンさせ得
る。同様に、ターンオフ時には、トランス８の励
磁エネルギーによつて、MOSFET３の等価容量
を放電させることができ、ターンオフ時間も短絡
できる。また、等価容量１１の充電に要するパワ
ーも、そのほとんどを主回路から得ることができ
るため、制御回路７の出力パワーも低減できる効
果もある。
時には、制御回路７の他に、主回路から
MOSFET３のゲート電極に二次巻線８Ｂによつ
て帰還がかかり、ピーク値の大きなゲート電流を
供給できる。制御回路７からはピーク値の大きな
電流を流さなくても、MOSFET３を高速でター
ンオンさせ得る効果がある。また、制御回路７の
構成を極めて簡略化できるにもかかわらず、IC
の出力で直接MOSFET３をターンオンさせ得
る。同様に、ターンオフ時には、トランス８の励
磁エネルギーによつて、MOSFET３の等価容量
を放電させることができ、ターンオフ時間も短絡
できる。また、等価容量１１の充電に要するパワ
ーも、そのほとんどを主回路から得ることができ
るため、制御回路７の出力パワーも低減できる効
果もある。
第２図は本発明を一石フオワー型のDC−DCコ
ンバータに適用した場合の実施例を示す回路図で
ある。第１図と同符号のものは同部品を示してい
る。同図において、電源１間に主トランス１２の
第１の入力巻線１２Ａを介してMOSFET３が直
列に接続されており、前記主トランス１２の第１
の出力巻線１２Ｂの出力は、ダイオード１３およ
び１４からなる整流回路、リアクトル１５および
コンデンサ１６からなるフイルタ回路を経て負荷
２に入力されているようになつている。
MOSFET３にオン入力信号が入力された際、
MOSFET３のゲートＧ、ソースＳ間における浮
遊容量１１の充電は、前記主トランス１２におけ
る第２の出力巻線１２Ｃからなされるようになつ
ている。
ンバータに適用した場合の実施例を示す回路図で
ある。第１図と同符号のものは同部品を示してい
る。同図において、電源１間に主トランス１２の
第１の入力巻線１２Ａを介してMOSFET３が直
列に接続されており、前記主トランス１２の第１
の出力巻線１２Ｂの出力は、ダイオード１３およ
び１４からなる整流回路、リアクトル１５および
コンデンサ１６からなるフイルタ回路を経て負荷
２に入力されているようになつている。
MOSFET３にオン入力信号が入力された際、
MOSFET３のゲートＧ、ソースＳ間における浮
遊容量１１の充電は、前記主トランス１２におけ
る第２の出力巻線１２Ｃからなされるようになつ
ている。
この実施例における回路動作は、制御回路７の
インバータ５がハイレベル出力となると、
MOSFET３の等価容量１１が充電され始め、
MOSFET３がターンオン動作を開始する。これ
にともなつて主トランス１２の各巻線に図示黒丸
の極性に電圧が誘起され、第２の入力巻線１２Ｃ
から抵抗９を介して、等価容量１１を充電する電
流が流れ、MOSFET３を短時間でターンオンさ
せる。MOSFET３がターンオンすると、出力巻
線１２Ｂから負荷２に電力の供給が行なわれる。
インバータ５がハイレベル出力となると、
MOSFET３の等価容量１１が充電され始め、
MOSFET３がターンオン動作を開始する。これ
にともなつて主トランス１２の各巻線に図示黒丸
の極性に電圧が誘起され、第２の入力巻線１２Ｃ
から抵抗９を介して、等価容量１１を充電する電
流が流れ、MOSFET３を短時間でターンオンさ
せる。MOSFET３がターンオンすると、出力巻
線１２Ｂから負荷２に電力の供給が行なわれる。
MOSFET３がターンオフする際は、インバー
タ４の出力がハイレベルとなり、スイツチング素
子９がターンオンされ、等価容量１１に充電され
ている電荷が放電する。等価容量１１の放電に際
して、MOSFET３がターンオフし始めると、主
トランス１２の巻線に図示の極性と逆極性に電圧
が誘起され、この電圧によつて第２の入力巻線１
２Ｃから等価容量１１を放電させる極性に電流が
流れる。
タ４の出力がハイレベルとなり、スイツチング素
子９がターンオンされ、等価容量１１に充電され
ている電荷が放電する。等価容量１１の放電に際
して、MOSFET３がターンオフし始めると、主
トランス１２の巻線に図示の極性と逆極性に電圧
が誘起され、この電圧によつて第２の入力巻線１
２Ｃから等価容量１１を放電させる極性に電流が
流れる。
以上の動作によつて、制御回路７からはピーク
値の大きな電流を供給しなくても、高速度で
MOSFET３のスイツチングができ、制御回路７
の電力の低減が図れる。
値の大きな電流を供給しなくても、高速度で
MOSFET３のスイツチングができ、制御回路７
の電力の低減が図れる。
DC−DCコンバータは一般にトランスが設けら
れているため、この主トランスに第２の入力巻線
１２Ｃを設けるだけで、MOSFET３をICで直接
ドライブすることができる。
れているため、この主トランスに第２の入力巻線
１２Ｃを設けるだけで、MOSFET３をICで直接
ドライブすることができる。
第３図は本発明をプツシユブル型コンバータに
適用した場合の実施例を示す回路図である。第２
図と同符号のものは同部品を示している。電源１
を共通にしてゲート駆動回路が２個設けられてお
り、それぞれのゲート駆動回路において、電源１
間に主トランス１７の入力巻線１７Ａ，１７Ｂを
介してMOSFET３が直列に接続され、前記主ト
ランス１７の出力巻線１７Ｃの出力はダイオード
１８および１９からなる整流回路、リアクトル２
０およびコンデンサ２１からなるフイルタ回路を
経て負荷２に出力されるようになつている。各
MOSFET３にオン信号が入力された際、各
MOSFET３のゲートＧ、ソースＳ間における浮
遊容量１１の充電は前記主トランス１７における
第２の出力巻線１７Ｄ，１７Ｅからなされるよう
になつている。
適用した場合の実施例を示す回路図である。第２
図と同符号のものは同部品を示している。電源１
を共通にしてゲート駆動回路が２個設けられてお
り、それぞれのゲート駆動回路において、電源１
間に主トランス１７の入力巻線１７Ａ，１７Ｂを
介してMOSFET３が直列に接続され、前記主ト
ランス１７の出力巻線１７Ｃの出力はダイオード
１８および１９からなる整流回路、リアクトル２
０およびコンデンサ２１からなるフイルタ回路を
経て負荷２に出力されるようになつている。各
MOSFET３にオン信号が入力された際、各
MOSFET３のゲートＧ、ソースＳ間における浮
遊容量１１の充電は前記主トランス１７における
第２の出力巻線１７Ｄ，１７Ｅからなされるよう
になつている。
MOSFET３をスイツチングさせるときの動作
は上述した各実施例と同様であるが、プツシユブ
ル型コンバータでは、次の点に考慮が必要とな
る。
は上述した各実施例と同様であるが、プツシユブ
ル型コンバータでは、次の点に考慮が必要とな
る。
一方のMOSFET３をターンオフさせる場合を
考えると、主トランス１７に設けられた各巻線に
は、図示黒丸と逆の極性に電圧が誘起される。こ
のためターンオフされた前記MOSFET３の等価
容量１１は、第２の出力巻線１７Ｄによつて放電
される極性に電流が流れ、前記MOSFET３を高
速度でターンオフさせる。一方、他方の
MOSFET３に設けられている第２の出力巻線１
７Ｅは、このMOSFET３の等価容量１１を充電
させる極性に電流を流し、前記MOSFET３をタ
ーンオンさせる危険があることである。しかし実
施例の場合、それぞれのMOSFET３のゲート、
ソース間に設けられるトランジスタ９は、
MOSFET３がオン状態であるべき期間以外は導
通状態となつているため、他方のMOSFET３の
ターンオフ時に第２の出力巻線を通して流れる主
トランスの励磁エネルギーは、ゲート、ソース間
のトランジスタ９に流れるため、等価容量を充電
してしまうことはない。
考えると、主トランス１７に設けられた各巻線に
は、図示黒丸と逆の極性に電圧が誘起される。こ
のためターンオフされた前記MOSFET３の等価
容量１１は、第２の出力巻線１７Ｄによつて放電
される極性に電流が流れ、前記MOSFET３を高
速度でターンオフさせる。一方、他方の
MOSFET３に設けられている第２の出力巻線１
７Ｅは、このMOSFET３の等価容量１１を充電
させる極性に電流を流し、前記MOSFET３をタ
ーンオンさせる危険があることである。しかし実
施例の場合、それぞれのMOSFET３のゲート、
ソース間に設けられるトランジスタ９は、
MOSFET３がオン状態であるべき期間以外は導
通状態となつているため、他方のMOSFET３の
ターンオフ時に第２の出力巻線を通して流れる主
トランスの励磁エネルギーは、ゲート、ソース間
のトランジスタ９に流れるため、等価容量を充電
してしまうことはない。
以上述べたことから明らかなように、この発明
による半導体のゲート駆動回路によれば、
MOSFETの高速スイツチング性能を損うことな
く、ゲート回路から供給する電流のピーク値を低
減させ、ゲート回路の構成を簡素化するととも
に、ゲート回路から供給するMOSFETの駆動パ
ワーを小さくすることができる。
による半導体のゲート駆動回路によれば、
MOSFETの高速スイツチング性能を損うことな
く、ゲート回路から供給する電流のピーク値を低
減させ、ゲート回路の構成を簡素化するととも
に、ゲート回路から供給するMOSFETの駆動パ
ワーを小さくすることができる。
第１図は本発明による半導体のゲート駆動回路
の一実施例を示す回路図、第２図は本発明を一石
フオワー型のDC−DCコンバータに適用した場合
の実施例を示す回路図、第３図は本発明をプツシ
ユブル型コンバータに適用した場合の実施例を示
す回路図である。 １……電源、２……負荷、３……MOSFET、
４，５……インバータ、６……ダイオード、７…
…制御回路、８……トランス、８Ａ……一次巻
線、８Ｂ……二次巻線、９……スイツチング素
子、１１……浮遊容量。
の一実施例を示す回路図、第２図は本発明を一石
フオワー型のDC−DCコンバータに適用した場合
の実施例を示す回路図、第３図は本発明をプツシ
ユブル型コンバータに適用した場合の実施例を示
す回路図である。 １……電源、２……負荷、３……MOSFET、
４，５……インバータ、６……ダイオード、７…
…制御回路、８……トランス、８Ａ……一次巻
線、８Ｂ……二次巻線、９……スイツチング素
子、１１……浮遊容量。
Claims (1)
- １ 電源と、この電源間に接続される負荷と
MOSFETからなる第１のスイツチング素子との
直列回路と、少なくとも前記負荷に並列接続され
た一次巻線と前記MOSFETのゲート、ソース間
に並列接続された二次巻線とを有するトランス
と、前記MOSFETのオフ信号入力にともなつて
前記ゲート、ソース間を短絡させる第２のスイツ
チング素子と、を備えてなり、前記二次巻線はそ
の極性が、前記MOSFETのゲートへのオン信号
入力にともなつて、前記MOSFETのゲート、ソ
ース間の浮遊容量を充電するように設定されてい
ることを特徴とする半導体のゲート駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56037935A JPS57152729A (en) | 1981-03-18 | 1981-03-18 | Gate driving circuit for semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56037935A JPS57152729A (en) | 1981-03-18 | 1981-03-18 | Gate driving circuit for semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57152729A JPS57152729A (en) | 1982-09-21 |
| JPH0226817B2 true JPH0226817B2 (ja) | 1990-06-13 |
Family
ID=12511411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56037935A Granted JPS57152729A (en) | 1981-03-18 | 1981-03-18 | Gate driving circuit for semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57152729A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63272222A (ja) * | 1987-04-30 | 1988-11-09 | Fanuc Ltd | プリドライブ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5081666A (ja) * | 1973-11-21 | 1975-07-02 |
-
1981
- 1981-03-18 JP JP56037935A patent/JPS57152729A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5081666A (ja) * | 1973-11-21 | 1975-07-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57152729A (en) | 1982-09-21 |
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