JPH02265267A - Ｍｉｓ型半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＩＳ型半導体記憶装置の製造方法に関し、特
に】トランジスタと１積層型容量で単位セルが構成され
るダイナミックメモリセルの製造方法に関する。

〔従来の技術〕

まず従来から存在する１トランジスタと１積層型容量よ
りなるダイナミックメモリセルの製造方法について述べ
る。

第３図（ａ）〜（ｃ）は従来のダイナミックメモリセル
の製造方法を説明するための工程順に配置した半導体チ
ップの断面図である。まず第３図（ａ）に示すように、
−導電型の半導体基板１上にフィールド酸化シリコン膜
２、ゲート電極３、ソース領域４、ドレイン領域６を形
成する０次に第３図（ｂ）に示すように、酸化シリコン
膜等の層間絶縁膜９を形成し、次に第３図（ｃ）に示す
ように、トランジスタのドレイン領域６ヘコンタクト穴
８を開孔し、容量電極７を多結晶シリコン膜等で形成し
、導電性をもたせるために不純物拡散を行ない、パター
ニングを行なって容量電極７を形成し、後に容量絶縁膜
１１、容量対向電極１０を形成してｆｉｔ贋型の容量を
形成し単位メモリセルを構成する。

〔発明が解決しようとする課題〕

積層型容量を持つダイナミックメモリ・セルの電荷蓄積
能力は１メモリセルあたりの平面積に大きく依存する。

上述の従来例では、容量電極、容量絶縁膜の形状がこれ
らを形成する下地の表面の形状に沿ったものとなり、平
面積からそれほど大きくずれた実効面積にならないから
である。従って、より高集積・大容量のダイナミックメ
モリを構成しようとした場合、メモリセルあたりの平面
積が小さくなりデジット線の持つ容量と単位セルの容量
との比が十分にとれずメモリセルに書き込まれた情報を
検知できなくなってしまうという欠点を有する。

〔課題を解決するための手段〕

本発明のＭＩＳ型半導体記憶装置の製造方法は、半導体
基板の一主面に素子分離絶縁領域を設けて素子形成領域
を区画してＭＩＳ）ランジスタのゲート電極、ソース領
域及びトレイン領域を形成したのち、下層に存在する絶
縁膜より低温で軟化する層間絶縁膜を形成する工程と、
多結晶シリコン膜を堆積したのち所定温度で不純物拡散
を行なって前記層間絶縁膜を軟化させ表面に凹凸のある
容量電極を形成する工程と、次いで容量絶縁膜及び容量
対向電極を形成する工程とにより、メモリセルの容量部
を形成するというものである。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）〜（ｅ）は本発明の第１の実施例の１トラ
ンジスタ一１積層型容量で構成されたダイナミックメモ
リセルの製造方法を説明するための工程順に示す半導体
チップの断面図である。

まず第１図（ａ）に示すように、ｐ型の半導体基板１０
１上に厚さ６００ｎｍ〜８００ｎｍのフィールド酸化シ
リコン膜１０２、厚さ３００ｎｍ〜４００ｎｍのゲート
電極、ｎ型のソース領域１０４、ドレイン領域１０６、
酸化シリコン膜１０５を既存の技術により形成する０次
に第１図（ｂ）に示すように、９００°Ｃ〜９５０℃前
後で軟化しはじめるボロン・リン濃度を持ったボロン・
リン添加酸化シリコン膜を気相成長法等により成長させ
て層間絶縁膜１０９を形成し、次に多結晶シリコン膜１
０７′を、ドレイン領域１０４と接続させるコンタクト
穴１０８を開孔させた後に形成する。さらに、この多結
晶シリコン膜１０７′に導電性を持たせるため、リン等
の不純物の拡散を前述のボロン・リン添加酸化シリコン
膜６が軟化する温度、たとえば少なくとも９５０℃で行
なう、そうすると、リンが多結晶シリコン膜１０７′中
にドーピングされ、このドーピングにより多結晶シリコ
ン膜が膨張する。同時に下層のボロン・リン添加酸化シ
リコン膜が軟化を起こし変形しやすくなるため、第１図
（ｃ）に示すように、多結晶シリコンＪｕｌ！１０７”
の表面に多数の凹凸が発生する。

次に第１図（ｄ）に示すように、多結晶シリコン［１１
１０７’をフォトリソグラフ法によりパターニングし、
容量電極１０７とする。次に周知の技術を用いて、容量
絶縁膜１１１（例えば酸化処理により形成される）容量
対向電極１１０を形成する０次に層間絶縁膜１１３、お
よびデジット線１１２、および層間絶縁膜１１４を形成
して第１図（ｅ）の如き単位メモリセルを構成する。

このようにして容量電極及び容量絶縁膜に多数の凹凸が
できるので平面積あたりの実効面積の大きな容量を形成
することができる。

第２図（ａ）〜（Ｃ）は本発明の第２の実施例を説明す
るための工程順に示す半導体チップの断面図である。

まず第１の実施例と同様に、第２図（ａ）に示すように
、ｐ型の半導体基板２０１上にフィールド酸化シリコン
膜２０２、ゲート電極２０３、ソース領域２０４、ドレ
イン領域２０６、ボロン・リン添加酸化シリコン膜２０
９を形成する。次に第２図（ｂ）に示すように、ドレイ
ン領域上にボロン・リン添加酸化シリコン膜２０９上か
ら異方性エツチングを行ない溝２１５を基板中に２〜３
μｍの深さで形成する。次に容量電極用の多結晶シリコ
ン膜を気相成長法等により形成し、第１の実施例と同様
の不純物拡散を行ない、表面に凹凸のある容量電極用の
多結晶シリコン膜２０７′を第２図（Ｃ）に示すように
形成する。次に第２図（ｄ）に示すように、容量電極用
の多結晶シリコン膜２０７′を第１の実施例と同様にパ
ターニングして容量電極２０７とし、次に容量絶縁膜２
１１、容量対向電極２１０を形成する。その後に層間絶
縁膜、デジット線を形成し、単位メモリセルを構成する
０本実施例では溝の表面部の容量電極、容量絶縁膜にも
凹凸を形成できるので第１の実施例よりさらに容量電極
の実効面積が多くとれる利点がある。

〔発明の効果〕

以上説明したように本発明は、１トランジスタ及びｌｆ
’１層型容置型容量メモリセルを構成するダイナミック
メモリにおいて、トランジスタを形成な後にボロン・リ
ン添加酸化シリコン膜等の比較的低温で軟化する層間絶
縁膜を形成し、この層間絶縁膜上に容量電極用の多結晶
シリコン膜を形成し層間絶縁膜が軟化する温度で不純物
拡散を行ない、多結晶シリコン膜の表面に凹凸を形成し
、この多結晶シリコン膜を用いて容量電極を形成するこ
とにより、単位平面積あたりの容量の大きい積層型容量
を形成することができるので、ＭＩＳ型半導体記憶装置
の高集積化が可能となる効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順に示す半導体チップの断面図、第２図（
ａ）〜（ｄ）は本発明の第２の実施例を説明するための
工程順に示す半導体チップの断面図、第３図（ａ）〜（
ｃ＞は従来例を説明するための工程順に示す半導体チッ
プの断面図である。 １．１０１．２０１・・・−導電型の半導体基板、２．
１０２，２０２・・・フィールド酸化シリコン膜、３，
１０３，２０３・・・ゲート電極、４．１０４．２０４
・・・ソース領域、５，１０５，２０５・・・酸化シリ
コン膜、６，１０６，２０６・・・トレイン領域、７，
１０７，２０７・・・容量部電極、１０７’　、２０７
’・・・多結晶シリコン膜、８゜１０８・・・コンタク
ト穴、９，１０９，２０９・・・層間絶縁膜、１０．１
１０．２１０・・・容量対向電極、１１，１１１，２１
１・・・容量絶縁膜、１１２・・・デジット線、１１３
，１１４・・・層間絶縁膜。 第　ｌ　ジク　（ｃＬン 代理人　弁理士　　内　原　　晋 拓１図Ｃｂ） 第１図（Ｃ） 第１図（ｄ−） 第１図（ｅ） 第２図 （０，ン 第２図（ｂ） 第２図（Ｃ） 第３０ （ｄＪ 第３０ （ｂ） 第３スＣＣ）

Claims (1)

【特許請求の範囲】
1. 　半導体基板の一主面に素子分離絶縁領域を設けて素子
   形成領域を区画してＭＩＳトランジスタのゲート電極、
   ソース領域及びドレイン領域を形成したのち、下層に存
   在する絶縁膜より低温で軟化する層間絶縁膜を形成する
   工程と、多結晶シリコン膜を堆積したのち所定温度で不
   純物拡散を行なつて前記層間絶縁膜を軟化させ表面に凹
   凸のある容量電極を形成する工程と、次いで容量絶縁膜
   及び容量対向電極を形成する工程とにより、メモリセル
   の容量部を形成することを特徴とするＭＩＳ型半導体記
   憶装置の製造方法。