JPH02259842A - 密結合マルチプロセッサシステム試験方式 - Google Patents
密結合マルチプロセッサシステム試験方式Info
- Publication number
- JPH02259842A JPH02259842A JP1080515A JP8051589A JPH02259842A JP H02259842 A JPH02259842 A JP H02259842A JP 1080515 A JP1080515 A JP 1080515A JP 8051589 A JP8051589 A JP 8051589A JP H02259842 A JPH02259842 A JP H02259842A
- Authority
- JP
- Japan
- Prior art keywords
- central processing
- processing unit
- test
- cpu
- started
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 39
- 238000010168 coupling process Methods 0.000 title abstract 2
- 238000005859 coupling reaction Methods 0.000 title abstract 2
- 238000012545 processing Methods 0.000 claims abstract description 63
- 238000006243 chemical reaction Methods 0.000 claims abstract description 3
- 230000004913 activation Effects 0.000 claims description 9
- 238000012790 confirmation Methods 0.000 claims description 4
- 238000011156 evaluation Methods 0.000 abstract description 6
- 230000006870 function Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000010998 test method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、密結合マルチプロセッサシステムの評価手段
として用いられる密試験マルチプロセッサシステム試験
方式に関するものである。
として用いられる密試験マルチプロセッサシステム試験
方式に関するものである。
密結合マルチプロセッサシステムの試験に関する従来の
技術としては、評価を行ないたい中央処理装置で試験用
モニタをＩＰＬ（イニシャル プログラム ロード）し
、この後、試験プログラムを実行させＩ ＰＬＬな中央
処理装置のみの試験を行う方式が用いられてきた。
技術としては、評価を行ないたい中央処理装置で試験用
モニタをＩＰＬ（イニシャル プログラム ロード）し
、この後、試験プログラムを実行させＩ ＰＬＬな中央
処理装置のみの試験を行う方式が用いられてきた。
しかし、上述した従来の密結合マルチプロセッサシステ
ム試験方式では、一つの中央処理装置の試験が終了した
後、接続されている他の中央処理装置の試験を行なおう
とした場合、再度その中央処理装置上で試験用モニタを
Ｉ ＰＬＬ、その後試験プログラムを実行しなければな
らず、操作が多く、しかも繁雑であるという欠点があっ
た。
ム試験方式では、一つの中央処理装置の試験が終了した
後、接続されている他の中央処理装置の試験を行なおう
とした場合、再度その中央処理装置上で試験用モニタを
Ｉ ＰＬＬ、その後試験プログラムを実行しなければな
らず、操作が多く、しかも繁雑であるという欠点があっ
た。
本発明の目的は簡単な構成で上記欠点を除去し、操作が
少く、評価効率の良い密結合マルチプロセッサシステム
試験方式を提供することにある。
少く、評価効率の良い密結合マルチプロセッサシステム
試験方式を提供することにある。
本発明の密結合マルチプロセッサシステム試験方式は、
論理的に接続されている中央処理装置を調べる接続確認
手段と、各中央処理装置の接続状態および試験の終了状
態を示す情報を記憶する中央処理装置起動制御テーブル
と、この中央処理装置起動制御テーブルに記憶された情
報に基づいて起動して試験を行う中央処理装置を決定し
管理する起動中央処理装置管理手段と、この起動中央処
理装置管理手段の決定に従い次に起動すべき中央処理装
置を起動し現在起動中の中央処理装置を停止させる起動
中央処理装置変換手段とを含んで構成される。
論理的に接続されている中央処理装置を調べる接続確認
手段と、各中央処理装置の接続状態および試験の終了状
態を示す情報を記憶する中央処理装置起動制御テーブル
と、この中央処理装置起動制御テーブルに記憶された情
報に基づいて起動して試験を行う中央処理装置を決定し
管理する起動中央処理装置管理手段と、この起動中央処
理装置管理手段の決定に従い次に起動すべき中央処理装
置を起動し現在起動中の中央処理装置を停止させる起動
中央処理装置変換手段とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図および第２図はそれぞれ本発明の密結合マルチプ
ロセッサシステム試験方式の一実施例の構成を示すブロ
ック図および試験環境を示すブロック図である。
ロセッサシステム試験方式の一実施例の構成を示すブロ
ック図および試験環境を示すブロック図である。
第１図を参照すると本実施例は試験用モニタ１および試
験プログラム２とからなり、更に試験用モニタ１は接続
確認手段３、起動中央処理装置管理手段４、起動中央処
理装置手段５、試験スケジューリング部６、試験制御部
７、中央処理装置起動制御テーブル８からなる。更に、
中央処理装置起動制御テーブル８は各ＣＰＵの接続状態
を示す接続フラグ９、各ＣＰＵの試験の終了状態を示す
走行１０フラグを有する。
験プログラム２とからなり、更に試験用モニタ１は接続
確認手段３、起動中央処理装置管理手段４、起動中央処
理装置手段５、試験スケジューリング部６、試験制御部
７、中央処理装置起動制御テーブル８からなる。更に、
中央処理装置起動制御テーブル８は各ＣＰＵの接続状態
を示す接続フラグ９、各ＣＰＵの試験の終了状態を示す
走行１０フラグを有する。
第２図に示すように試験環境をなす密結合マルチプロセ
ッサシステム１１は、メモリ１２、システムコントロー
ルユニット１３、ＣＰＵ−Ａｌ４、ＣＰＵ−Ｂ１５、入
出カプロセッサ１６を有す、更に、メモリ１２に試験用
モニタ１、試験プログラム２が格納され、システムコン
トロールユニット１３は起動手段１９により起動される
。
ッサシステム１１は、メモリ１２、システムコントロー
ルユニット１３、ＣＰＵ−Ａｌ４、ＣＰＵ−Ｂ１５、入
出カプロセッサ１６を有す、更に、メモリ１２に試験用
モニタ１、試験プログラム２が格納され、システムコン
トロールユニット１３は起動手段１９により起動される
。
次に、本実施例の動作について図面を参照して説明する
。
。
まず、密結合マルチプロセッサシステム１１を軌道手段
１９により中央処理装置ＣＰＵ−Ａｌ４で立上げる。こ
の時、試験用モニタ１がメモリ１２にロードされる。こ
の後、試験プログラム２がメモリ１２にロードされ、制
御が試験用モニタ１に渡される。
１９により中央処理装置ＣＰＵ−Ａｌ４で立上げる。こ
の時、試験用モニタ１がメモリ１２にロードされる。こ
の後、試験プログラム２がメモリ１２にロードされ、制
御が試験用モニタ１に渡される。
次に、接続確認手段３に制御が移り、ここで密結合マル
チプロセッサシステム１１に論理的に接続されている他
の中央処理装置が接続確認命令により調べられる。今、
ＣＰＵ−８１５が論理的接続状態にあるめで、中央処理
起動制御テーブル８の接続フラグ１６のＣＰＵ−Ｂ１５
に対応したプラグをオンにする。密結合マルチプロセッ
サシステム１１にはＣＰＵ−Ｂ１５のみしか論理的接続
状態になく、試験が未実行なので走行フラグ１゜を全て
クリアして起動中央処理装置管理手段４に制御を移す。
チプロセッサシステム１１に論理的に接続されている他
の中央処理装置が接続確認命令により調べられる。今、
ＣＰＵ−８１５が論理的接続状態にあるめで、中央処理
起動制御テーブル８の接続フラグ１６のＣＰＵ−Ｂ１５
に対応したプラグをオンにする。密結合マルチプロセッ
サシステム１１にはＣＰＵ−Ｂ１５のみしか論理的接続
状態になく、試験が未実行なので走行フラグ１゜を全て
クリアして起動中央処理装置管理手段４に制御を移す。
起動中央処理装置管理手段４では、まず立上げ中央処理
袋？＆ｃＰＵ−Ａ１４の試験を試験スケジューリング部
６、試験制御部７、試験プログラム２を呼び出す事によ
り行う。ＣＰＵ−Ａｌ４での試験が終了すると再び起動
中央処理装置管理手段４に制御が戻り、ＣＰＵ−Ａｌ４
に対応する走行フラグ１０がオンされる。
袋？＆ｃＰＵ−Ａ１４の試験を試験スケジューリング部
６、試験制御部７、試験プログラム２を呼び出す事によ
り行う。ＣＰＵ−Ａｌ４での試験が終了すると再び起動
中央処理装置管理手段４に制御が戻り、ＣＰＵ−Ａｌ４
に対応する走行フラグ１０がオンされる。
ここで、起動中央処理装置管理手段４は、ＣＰＵ−Ｂ１
５が中央処理装置起動制御テーブル８の中の接続フラグ
９がオンで走行フラグがオフである事がらＣＰＵ−８１
５の試験が未実行である事を知る０次に、起動中央処理
装置管理手段４は起動′中央処理装置交換手段５を呼び
出し、起動中央処理装置交換手段５ではプロセッサ制御
命令によりＣＵＰ−８１５に起動をし、ＣＰＵ−Ａｌ４
の停止を行う、この時、レジスタの内容等の必要制御情
報をＣＵＰ−Ａ１４からＣＰｔＪ−Ｂ１５へ引き渡す。
５が中央処理装置起動制御テーブル８の中の接続フラグ
９がオンで走行フラグがオフである事がらＣＰＵ−８１
５の試験が未実行である事を知る０次に、起動中央処理
装置管理手段４は起動′中央処理装置交換手段５を呼び
出し、起動中央処理装置交換手段５ではプロセッサ制御
命令によりＣＵＰ−８１５に起動をし、ＣＰＵ−Ａｌ４
の停止を行う、この時、レジスタの内容等の必要制御情
報をＣＵＰ−Ａ１４からＣＰｔＪ−Ｂ１５へ引き渡す。
起動中央処理装置手段５より起動中央処理装置管理手段
４に制御が戻った後は、ＣＰＵ−Ａｌ４を試験したのと
同様にＣＰＵ−８１５を試験する。この試験が終了して
制御が起動中央処理装置管理手段４に制御が戻った所で
走行フラグ１０のＣＰＵ−Ｂ１５に対応するフラグをオ
ンにする。
４に制御が戻った後は、ＣＰＵ−Ａｌ４を試験したのと
同様にＣＰＵ−８１５を試験する。この試験が終了して
制御が起動中央処理装置管理手段４に制御が戻った所で
走行フラグ１０のＣＰＵ−Ｂ１５に対応するフラグをオ
ンにする。
この後、接続フラグ９と走行フラグ１０を調べる事で論
理的接続状態でかつ未走行の中央処理装置が存在しない
事を知る。ここで全ての接続中央処理装置での試験が終
了したので、起動中央処理装置交換手段５を呼ぶことに
より中央処理装置であるＣＰＵ−Ａｌ４を再び起動し、
ＣＰＵ−１５を停止させて試験を終了する。
理的接続状態でかつ未走行の中央処理装置が存在しない
事を知る。ここで全ての接続中央処理装置での試験が終
了したので、起動中央処理装置交換手段５を呼ぶことに
より中央処理装置であるＣＰＵ−Ａｌ４を再び起動し、
ＣＰＵ−１５を停止させて試験を終了する。
以上説明したように本発明は、密結合マルチプロセッサ
システムにおいて、論理的接続状態にある全ての中央処
理装置の機能評価を自動的に連続的に行う機能を提供す
る事により、オペレータの操作の簡略化、評価時間の短
縮化ができる効果がある。
システムにおいて、論理的接続状態にある全ての中央処
理装置の機能評価を自動的に連続的に行う機能を提供す
る事により、オペレータの操作の簡略化、評価時間の短
縮化ができる効果がある。
例の構成を示すブロック図および試験環境を示す構成ブ
ロック図である。
ロック図である。
１・・・・・・試験用モニタ、２・・・・・・試験プロ
グラム、３・・・・・・接続確認手段、４・・・・・・
起動中央処理装置管理手段、５・・・・・・起動中央処
理装置交換手段、６・・・・・・試験スケジューリング
部、７・・・・・・試験制御部、８・・・・・・中央処
理装置起動制御テーブル、９・・・・・・接続フラグ、
１０・・・・・・走行フラグ、１１・・・・・・密結合
マルチプロセッサシステム、１２・・・・・・メモリ、
１３・・・・・・システムコントロールユニット、１４
・・・・・・ＣＰＵ−Ａ、１５・・・・・・ＣＰＵ−Ｂ
、１６・・・・・・入出カプロセッサ、１９・・・・・
・起動手段。
グラム、３・・・・・・接続確認手段、４・・・・・・
起動中央処理装置管理手段、５・・・・・・起動中央処
理装置交換手段、６・・・・・・試験スケジューリング
部、７・・・・・・試験制御部、８・・・・・・中央処
理装置起動制御テーブル、９・・・・・・接続フラグ、
１０・・・・・・走行フラグ、１１・・・・・・密結合
マルチプロセッサシステム、１２・・・・・・メモリ、
１３・・・・・・システムコントロールユニット、１４
・・・・・・ＣＰＵ−Ａ、１５・・・・・・ＣＰＵ−Ｂ
、１６・・・・・・入出カプロセッサ、１９・・・・・
・起動手段。
Claims (1)
- 論理的に接続されている中央処理装置を調べる接続確認
手段と、各中央処理装置の接続状態および試験の終了状
態を示す情報を記憶する中央処理装置起動制御テーブル
と、この中央処理装置起動制御テーブルに記憶された情
報に基づいて起動して試験を行う中央処理装置を決定し
管理する起動中央処理装置管理手段と、この起動中央処
理装置管理手段の決定に従い次に起動すべき中央処理装
置を起動し現在起動中の中央処理装置を停止させる起動
中央処理装置変換手段とを含むことを特徴とする密結合
マルチプロセッサシステム試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080515A JPH02259842A (ja) | 1989-03-30 | 1989-03-30 | 密結合マルチプロセッサシステム試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080515A JPH02259842A (ja) | 1989-03-30 | 1989-03-30 | 密結合マルチプロセッサシステム試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02259842A true JPH02259842A (ja) | 1990-10-22 |
Family
ID=13720453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1080515A Pending JPH02259842A (ja) | 1989-03-30 | 1989-03-30 | 密結合マルチプロセッサシステム試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02259842A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6532478B1 (en) | 1999-07-14 | 2003-03-11 | Fujitsu Limited | File loader in information processing system of multiprocessor configuration |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61153742A (ja) * | 1984-12-27 | 1986-07-12 | Nec Corp | 試験プログラムの起動制御方式 |
-
1989
- 1989-03-30 JP JP1080515A patent/JPH02259842A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61153742A (ja) * | 1984-12-27 | 1986-07-12 | Nec Corp | 試験プログラムの起動制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6532478B1 (en) | 1999-07-14 | 2003-03-11 | Fujitsu Limited | File loader in information processing system of multiprocessor configuration |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4672534A (en) | Integrated circuit device incorporating a data processing unit and a ROM storing applications program therein | |
| EP0049521A2 (en) | Information processing system | |
| JPH02259842A (ja) | 密結合マルチプロセッサシステム試験方式 | |
| JPH02105962A (ja) | システム起動装置 | |
| JP3011751B2 (ja) | システム立ち上げ方法 | |
| US5179668A (en) | Signal processor | |
| JPH1083367A (ja) | 周辺装置制御 | |
| US6539436B2 (en) | Management of interruptions in a computer platform | |
| JPH11184828A (ja) | マルチプロセッサシステムのテスト方式 | |
| JPH0552535B2 (ja) | ||
| JPH04280334A (ja) | ワンチップマイクロコンピュータ | |
| KR920003279B1 (ko) | 데이타 처리장치의 os 및 nos 로딩방법 | |
| KR100208247B1 (ko) | 전전자 교환기에 있어서 운영 체계 자동 구성 방법 | |
| JPH02135548A (ja) | プログラムのテスト処理システム | |
| JPH08249210A (ja) | テストデータ保存装置及びテストデータ自動入力装置並びに機能テスト装置 | |
| KR930007018B1 (ko) | 다중처리기시스템의 시스템 초기화방식 | |
| JPH11212858A (ja) | メモリプール領域管理方法及び装置 | |
| JPS62257542A (ja) | 計算機システムの診断方法 | |
| JPS63276162A (ja) | マルチプロセッサシステムのプロセッサ起動方式 | |
| JPS6020771B2 (ja) | マイクロ診断方式 | |
| JPH01295337A (ja) | モニタルーチン制御移行方式 | |
| JPH01279334A (ja) | 疑似モニタによるソフトウェアの単体試験方式 | |
| JPH09288593A (ja) | インサーキットエミュレータ | |
| JPS58225469A (ja) | マルチプロセツサ制御方式 | |
| JPH09146794A (ja) | プログラムシミュレータ |