JPH0225853A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0225853A JPH0225853A JP63175070A JP17507088A JPH0225853A JP H0225853 A JPH0225853 A JP H0225853A JP 63175070 A JP63175070 A JP 63175070A JP 17507088 A JP17507088 A JP 17507088A JP H0225853 A JPH0225853 A JP H0225853A
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Landscapes
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- Preparing Plates And Mask In Photomechanical Process (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
フォト・レジスト膜をシリル化して異方性現像を行うこ
とで微細パターンを形成する半導体装置の製造方法に関
し、 シリル化されたフォト・レジスト膜のマスク性を向上さ
せることを目的とし、 基板にフォト・レジスト膜を形成して露光を行う工程と
、次いで、前記フォ１−・レジスト膜をシリル化する工
程と、次いで、前記シリル化されたフォト・レジスト膜
中に残留しているアルキルシランを光照射或いは加熱に
依ってフォト・レジストと反応させる工程とを含んでな
るよう構成する。
とで微細パターンを形成する半導体装置の製造方法に関
し、 シリル化されたフォト・レジスト膜のマスク性を向上さ
せることを目的とし、 基板にフォト・レジスト膜を形成して露光を行う工程と
、次いで、前記フォ１−・レジスト膜をシリル化する工
程と、次いで、前記シリル化されたフォト・レジスト膜
中に残留しているアルキルシランを光照射或いは加熱に
依ってフォト・レジストと反応させる工程とを含んでな
るよう構成する。
本発明は、レジスト膜をシリル化して異方性現像を行う
ことで微細パターンを形成する半導体装置の製造方法に
関する。
ことで微細パターンを形成する半導体装置の製造方法に
関する。
一般に、半導体装置を高集積化するには微細パターンの
形成技術が必要とされることは云うまでもない。通常、
半導体装置のパターンを形成する場合、ノボラック系フ
ォト・レジストをウェハ上に塗布し、縮小投影露光後、
アルカリ水溶液で現像することに依ってパターンをウェ
ハに転写している。ところが、前記ウェット現像プロセ
スに依った場合、現像が等方性をもって進行する為、高
アスペクト比のレジスト・パターンを形成することは困
難であり、特に基板に段差がある場合、段差の上部、即
ち、レジスト膜が薄い部分と、段差の下部、即ち、レジ
スト膜が厚い部分とでは、レジスト膜厚が相違している
ことからパターンの線幅制御が困難であり、従って、レ
ジスト膜に関する異方性現像プロセスの確立が希求され
ている。
形成技術が必要とされることは云うまでもない。通常、
半導体装置のパターンを形成する場合、ノボラック系フ
ォト・レジストをウェハ上に塗布し、縮小投影露光後、
アルカリ水溶液で現像することに依ってパターンをウェ
ハに転写している。ところが、前記ウェット現像プロセ
スに依った場合、現像が等方性をもって進行する為、高
アスペクト比のレジスト・パターンを形成することは困
難であり、特に基板に段差がある場合、段差の上部、即
ち、レジスト膜が薄い部分と、段差の下部、即ち、レジ
スト膜が厚い部分とでは、レジスト膜厚が相違している
ことからパターンの線幅制御が困難であり、従って、レ
ジスト膜に関する異方性現像プロセスの確立が希求され
ている。
異方性現像プロセスとして、酸素（ｏ２）をエツチング
・ガスとする反応性イオン・エツチング（ｒｅａｃｔｉ
ｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を利用
する三層レジス）（ｔｒｉ−１ｅｖｅｌ）プロセス、二
層レジスト（ｂｉ−ＩｓＶ ｆ３１ ）プロセス、単層
シリル化プロセスが知られ、単層シリル化プロセスは他
の二つのプロセスに比較してレジスト塗布の工程数が少
ないことから、有力な手段と考えられている。
・ガスとする反応性イオン・エツチング（ｒｅａｃｔｉ
ｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を利用
する三層レジス）（ｔｒｉ−１ｅｖｅｌ）プロセス、二
層レジスト（ｂｉ−ＩｓＶ ｆ３１ ）プロセス、単層
シリル化プロセスが知られ、単層シリル化プロセスは他
の二つのプロセスに比較してレジスト塗布の工程数が少
ないことから、有力な手段と考えられている。
第６図乃至第９図は従来の単層シリル化プロセスを解説
する為の工程要所に於ける半導体装置の要部切断側面図
であり、以下、これ等の図を参照しつつ説明する。
する為の工程要所に於ける半導体装置の要部切断側面図
であり、以下、これ等の図を参照しつつ説明する。
第６図参照
（１）例えばシリコン半導体基板１にスピン・コート法
を適用することに依り、厚さ例えばｌ、 ０〔μｍ〕
程度のノボラック系レジスト膜２を形成する。
を適用することに依り、厚さ例えばｌ、 ０〔μｍ〕
程度のノボラック系レジスト膜２を形成する。
第７図参照
（２）露光マスク３を介して紫外線（ｕｌｔｒａｖｊｏ
ｉｓｔ ｒａｙｓ＋ＵＶ ｒａｙｓ）線を照射して
レジスト膜２の露光を行う。尚、図では、選択的に露光
されたレジスト膜２の部分を記号２Ａで指示しである。
ｉｓｔ ｒａｙｓ＋ＵＶ ｒａｙｓ）線を照射して
レジスト膜２の露光を行う。尚、図では、選択的に露光
されたレジスト膜２の部分を記号２Ａで指示しである。
このようにノボラック系レジスト膜２が露光されると、
その部分２Ａにはインデンカルボン酸が生成される。
その部分２Ａにはインデンカルボン酸が生成される。
第８図参照
（３） へキサメチルジシラザン（ＨＭＤＳ）などの
アルキルシラン中に曝すことに依り、水素引抜き反応で
前記インデンカルボン酸中の一〇Ｈ基を−３ｉ Ｒ３基
に置換する。そのようにして生成されたーＳ ｉ、 Ｒ
３基は、レジスト膜２の露光された部分に於けるｏ２を
用いたＲＩＥに対する耐性を向上する。
アルキルシラン中に曝すことに依り、水素引抜き反応で
前記インデンカルボン酸中の一〇Ｈ基を−３ｉ Ｒ３基
に置換する。そのようにして生成されたーＳ ｉ、 Ｒ
３基は、レジスト膜２の露光された部分に於けるｏ２を
用いたＲＩＥに対する耐性を向上する。
図に於いて、Ｏ印はレジストと反応しているアルキルシ
ランを、また、ｘ印はレジストと反応していないアルキ
ルシランをそれぞれ表している。
ランを、また、ｘ印はレジストと反応していないアルキ
ルシランをそれぞれ表している。
第９図参照
（４）０２をエツチング・ガスとするＲＩＥ法を適用す
ることに依り、レジストＭ２の未露光部分をエツチング
、即ち、現像を行ってパターンを形成する。
ることに依り、レジストＭ２の未露光部分をエツチング
、即ち、現像を行ってパターンを形成する。
ところで、前記のシリル化処理プロセスに於いて、アル
キルシランはレジスト膜２の露光された部分２Ａ中で約
３０００〜５０００ （人〕程度拡散し、前記説明した
ような反応を行う、然しなから、第８図及び第９図から
も判るように、全てのアルキルシランが反応している訳
ではなく、未反応の状態で拡散されたままのものも存在
する。
キルシランはレジスト膜２の露光された部分２Ａ中で約
３０００〜５０００ （人〕程度拡散し、前記説明した
ような反応を行う、然しなから、第８図及び第９図から
も判るように、全てのアルキルシランが反応している訳
ではなく、未反応の状態で拡散されたままのものも存在
する。
前記したように、レジスト膜２中に未反応のアルキルシ
ランが存在する場合、その部分は、０２をエツチング・
ガスとするＲＩＥに対する耐性が低いので、未露光部分
のエツチング、即ち、現像を行う際のマスク性が低く、
未露光部分と露光部分とで充分な選択比が得られない旨
の欠点がある。
ランが存在する場合、その部分は、０２をエツチング・
ガスとするＲＩＥに対する耐性が低いので、未露光部分
のエツチング、即ち、現像を行う際のマスク性が低く、
未露光部分と露光部分とで充分な選択比が得られない旨
の欠点がある。
本発明は、シリル化された露光部分のマスク性を向上さ
せる技術を提供しようとする。
せる技術を提供しようとする。
本発明に依る半導体装置の製造方法に於いては、基板（
例えばシリコン半導体基板１）にフォト・レジスト膜（
例えばノボラック系レジスト膜２）を形成して露光を行
う工程と、次いで、前記フォト・レジスト膜をシリル化
する工程と、次いで、前記シリル化されたフォト・レジ
スト膜中に残留しているアルキルシランを光照射或いは
加熱に依ってフォト・レジストと反応させる工程とを含
んでなるよう構成する。
例えばシリコン半導体基板１）にフォト・レジスト膜（
例えばノボラック系レジスト膜２）を形成して露光を行
う工程と、次いで、前記フォト・レジスト膜をシリル化
する工程と、次いで、前記シリル化されたフォト・レジ
スト膜中に残留しているアルキルシランを光照射或いは
加熱に依ってフォト・レジストと反応させる工程とを含
んでなるよう構成する。
前記手段を採ることに依り、フォト・レジスト膜に於け
るシリル化された部分の耐０２−ＲＩＥ性が向上し、従
って、露光部分と未露光部分との選択比が高くなって尖
鋭なパターンを形成することができ、その結果、高精度
の微細パターンの形成が可能となり、半導体装置の高集
積化及び性能向上に寄与することができる。
るシリル化された部分の耐０２−ＲＩＥ性が向上し、従
って、露光部分と未露光部分との選択比が高くなって尖
鋭なパターンを形成することができ、その結果、高精度
の微細パターンの形成が可能となり、半導体装置の高集
積化及び性能向上に寄与することができる。
第１図乃至第５図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ説明する。尚、第６図乃至第
９図に於いて用いた記号と同記号は同部分を示すか或い
は同じ意味を持つものとする。
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ説明する。尚、第６図乃至第
９図に於いて用いた記号と同記号は同部分を示すか或い
は同じ意味を持つものとする。
第１図参照
（１１例えばシリコン半導体基板ｌにスピン・コート法
を適用することに依り、厚さ例えば１．２（ｕｍ）程度
の例えばＫＰＲ−８２０（米国コダック社の商品名）か
らなるノボラック系レジスト膜２を形成する。
を適用することに依り、厚さ例えば１．２（ｕｍ）程度
の例えばＫＰＲ−８２０（米国コダック社の商品名）か
らなるノボラック系レジスト膜２を形成する。
（２）温度１００（’ｅ）のホット・プレート（図示せ
ず）上にシリコン半導体基板１を載置し、例えば９０〔
秒〕程度のブリ・べ・−キングを施す。
ず）上にシリコン半導体基板１を載置し、例えば９０〔
秒〕程度のブリ・べ・−キングを施す。
第２図参照
（３）露光マスク３を介して紫外線を照射してレジスト
膜２の露光を行う。尚、図では、選択的に露光されたレ
ジスト膜２の部分を記号２Ａで指示しである。
膜２の露光を行う。尚、図では、選択的に露光されたレ
ジスト膜２の部分を記号２Ａで指示しである。
この際、使用した装置は、ＦＰＡ−１５５０（キャノン
■の商品名）であって、レンズ開口Ｎａ”０．３５のｇ
線ステッパである。
■の商品名）であって、レンズ開口Ｎａ”０．３５のｇ
線ステッパである。
このようにノボラック系レジスト膜２が露光されると、
その部分２Ａにはインデンカルボン酸が生成されること
は前記した通りである。
その部分２Ａにはインデンカルボン酸が生成されること
は前記した通りである。
第３図参照
（４） シリコン半導体基板１をＨＭＤＳの蒸気で充
満したオーブン内にセットし、温度９０（’Ｃ）として
シリル化処理を行った。
満したオーブン内にセットし、温度９０（’Ｃ）として
シリル化処理を行った。
この場合も水素引抜き反応で前記インデンカルボン酸中
の一〇Ｈ基が一５ｉＲ３基に置換され、そのようにして
生成された一３ｉＲ３基がレジスト膜２の露光された部
分２Ａに於ける耐０２−ＲＩＥ性を向上することは勿論
であり、また、図に於いて、Ｏ印はレジストと反応して
るアルキルシランを、また、Ｘ印はレジストと反応して
いないアルキルシランをそれぞれ表しているのも前記し
た通りである。
の一〇Ｈ基が一５ｉＲ３基に置換され、そのようにして
生成された一３ｉＲ３基がレジスト膜２の露光された部
分２Ａに於ける耐０２−ＲＩＥ性を向上することは勿論
であり、また、図に於いて、Ｏ印はレジストと反応して
るアルキルシランを、また、Ｘ印はレジストと反応して
いないアルキルシランをそれぞれ表しているのも前記し
た通りである。
第４図参照
（５）温度１１０（℃）のホット・プレート（図示せず
）上にシリコン半導体基板１を載置して加熱しながら低
圧Ｈｇ （ＩＯＷ ｐｒｅｓｓｕｒｅ ｍｅｒｃｕ
ｒｙ ｖａｐｏｒ：ＬＰＭＶ）ランプを光源として波
長が５００（ｎｍ）以下の遠紫外線（ｄｅｅｐ ＵＶ
）を１００〔秒〕程度照射する。尚、５００（ｎｒｎ）
を越えるような波長の光では、レジストが励起されない
ので意味がない。
）上にシリコン半導体基板１を載置して加熱しながら低
圧Ｈｇ （ＩＯＷ ｐｒｅｓｓｕｒｅ ｍｅｒｃｕ
ｒｙ ｖａｐｏｒ：ＬＰＭＶ）ランプを光源として波
長が５００（ｎｍ）以下の遠紫外線（ｄｅｅｐ ＵＶ
）を１００〔秒〕程度照射する。尚、５００（ｎｒｎ）
を越えるような波長の光では、レジストが励起されない
ので意味がない。
この工程を経ることに依って、レジストと反応していな
いアルキルシランは殆どなくなり、全て５ｉ−Ｃ或いは
５ｉ−ｏの結合をもつようになり、完全なシリル化が行
われ、その結果、Ｏｚ ＲＩＢに対する耐性が向上す
る。
いアルキルシランは殆どなくなり、全て５ｉ−Ｃ或いは
５ｉ−ｏの結合をもつようになり、完全なシリル化が行
われ、その結果、Ｏｚ ＲＩＢに対する耐性が向上す
る。
第５図参照
（６１０ｚをエツチング・ガスとするＲＩＢ法を適用す
ることに依り、レジスト膜２の未露光部分をエツチング
、即ち、現像を行ってパターンを形成する。この場合、
露光部分２人と未露光部分との選択比は充分に大きい。
ることに依り、レジスト膜２の未露光部分をエツチング
、即ち、現像を行ってパターンを形成する。この場合、
露光部分２人と未露光部分との選択比は充分に大きい。
因に、従来技術に於ける選択比は３〜４であるが、本発
明に依ると、７〜８に向上する。
明に依ると、７〜８に向上する。
前記説明した実施例では、遠紫外線の照射を温度ｌｌ０
（”Ｃ）のホット・プレート上で実施しているが、その
プロセスは、遠紫外線の照射のみ、或いは、加熱処理の
みに代替しても同効である。
（”Ｃ）のホット・プレート上で実施しているが、その
プロセスは、遠紫外線の照射のみ、或いは、加熱処理の
みに代替しても同効である。
本発明に依る半導体装置の製造方法に於いでは、フォト
・レジスト膜をシリル化し、そのシリル化されたフォト
・レジスト膜中に残留しているアルキルシランを光照射
或いは加熱に依ってフォト・レジストと反応させるよう
にしている。
・レジスト膜をシリル化し、そのシリル化されたフォト
・レジスト膜中に残留しているアルキルシランを光照射
或いは加熱に依ってフォト・レジストと反応させるよう
にしている。
前記構成を採ることに依り、フォト・レジスト膜に於け
るシリル化された部分の耐０２−ＲＩＥ性が向上し、従
って、露光部分と未露光部分との選択比が高くなって尖
鋭なパターンを形成することができ、その結果、高精度
の微細パターンの形成が可能となり、半導体装置の高集
積化及び性能向上に寄与することができる。
るシリル化された部分の耐０２−ＲＩＥ性が向上し、従
って、露光部分と未露光部分との選択比が高くなって尖
鋭なパターンを形成することができ、その結果、高精度
の微細パターンの形成が可能となり、半導体装置の高集
積化及び性能向上に寄与することができる。
第１図乃至第５図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第６図乃至
第９図は従来例を説明する為の工程要所に於ける半導体
装置の要部切断側面図をそれぞれ表している。 図に於いて、１はシリコン半導体基板、２はノボラック
系レジスト膜、２Ａは露光部分、３は露光マスクをそれ
ぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − Ａ ＰＭＶ −実施例を説明する為の工程要所に 於ける半導体装置の要部切断側面図 第４図 第１図 第２図 ｌＪ Ｊ ｌ ｌ ｉ Ｊ” 第５図 第６図 第７図 ２Ａ 第８図 第９図
要所に於ける半導体装置の要部切断側面図、第６図乃至
第９図は従来例を説明する為の工程要所に於ける半導体
装置の要部切断側面図をそれぞれ表している。 図に於いて、１はシリコン半導体基板、２はノボラック
系レジスト膜、２Ａは露光部分、３は露光マスクをそれ
ぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − Ａ ＰＭＶ −実施例を説明する為の工程要所に 於ける半導体装置の要部切断側面図 第４図 第１図 第２図 ｌＪ Ｊ ｌ ｌ ｉ Ｊ” 第５図 第６図 第７図 ２Ａ 第８図 第９図
Claims (1)
- 【特許請求の範囲】 基板にフォト・レジスト膜を形成して露光を行う工程と
、 次いで、前記フォト・レジスト膜をシリル化する工程と
、 次いで、前記シリル化されたフォト・レジスト膜中に残
留しているアルキルシランを光照射或いは加熱に依って
フォト・レジストと反応させる工程と を含んでなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175070A JPH0225853A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175070A JPH0225853A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0225853A true JPH0225853A (ja) | 1990-01-29 |
Family
ID=15989704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63175070A Pending JPH0225853A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0225853A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09230606A (ja) * | 1994-07-05 | 1997-09-05 | Matsushita Electric Ind Co Ltd | 微細パターン形成方法 |
| JP2011129936A (ja) * | 2011-01-06 | 2011-06-30 | Renesas Electronics Corp | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ |
-
1988
- 1988-07-15 JP JP63175070A patent/JPH0225853A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09230606A (ja) * | 1994-07-05 | 1997-09-05 | Matsushita Electric Ind Co Ltd | 微細パターン形成方法 |
| JP2011129936A (ja) * | 2011-01-06 | 2011-06-30 | Renesas Electronics Corp | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ |
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