JPH02254867A - 画像読取装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は複数のイメージセンサを用いて画像の読み取り
を行う画像読取装置に関するものである。

［従来の技術］ 従来より、高速画像読み取りに使用されるイメージセン
サとして、１ラインのイメージセンサにストライブタイ
プの色フィルタを設け、色分解信号を時分割に点順次で
読み出す方式のものが知られている。

しかし、イメージセンサ出力信号には、各種駆動パルス
リークノイズ、特にリセットパルスリークおよび転送り
ロックのクロスポイントにおけるトランジェントノイズ
が含まれていた。

また、高速読み取りをした場合、高負荷容量のためイメ
ージセンサ出力信号波形がなまってしまい、安定に信号
処理することが困難であった。

これら問題点を解決する方法として、従来より、サンプ
ルホールド（Ｓ／Ｉ＋）回路を用いて、安定レベル信号
に変換し、Ａ／Ｄ変換器において、安定にサンプリング
を行い、信号処理を行う方法が知られていた。

［発明が解決しようとする課題］ しかしながら、サンプルホールド回路はダイオードリン
グあるいはアナログスイッチ等を使用するようにしたの
で、サンプリング期間とホールド期間とで出力信号に電
圧レベル差を生じ、その後の信号処理回路において、ス
ルーレート等の制約からＡ／Ｄ変換器において安定にサ
ンプリングできる期間が縮小されてしまうという問題点
があった。

また、イメージセンサの光シールド画素（ダーク画素）
を所定のＤＣレベルにクランプする際に、サンプリング
期間とホールド期間とで電圧レベルに差がある場合、ク
ランプは信号の平均レベルでかかるため、クランプ出力
にオフセットを生じてしまい、その後、可変ゲイン増幅
器によりゲイン可変を行うと、オフセットが変化してし
まうという問題点があった。

本発明の目的は、上記の問題点を解決し、安定してサン
プリングできるとともに、オフセットを生じない画像読
取装置を提供することにある。

［課題を解決するための手段］ このような目的を達成するため、本発明は、画像情報を
有する媒体からの光信号を電気信号に変換する光電変換
手段を有する画像読取装置において、光電変換手段によ
り光電変換して得られる点順次ビデオ信号をサンプルホ
ールドする第１のサンプルホールド手段と、サンプルホ
ールド手段によりサンプルホールドされた信号から光電
変換手段の暗出力部に相当する区間のみを選択し、それ
以外の部分を所定電位に設定する選択手段と、選択手段
からの信号をサンプルホールドする第２のサンプルホー
ルド手段と、第２のサンプルホールド手段の出力と第１
のサンプルホールド手段の出力とを差動増幅する差動増
幅手段とを具備したことを特徴とする。

［作　用］ 本発明では、光電変換手段により光電変換して得られる
点順次ビデオ信号を第１のサンプルホールド手段により
サンプルホールドし、第１のサンプルホールド手段によ
りサンプルホールドされた信号から選択手段により光電
変換手段の暗出力部に相当する区間のみを選択し、それ
以外の部分を所定電位に設定し、選択手段からの信号を
第２のサンプルホールド手段によりサンプルホールドし
、第２のサンプルホールド手段の出力と第１のサンプル
ホールド手段の出力とを差動増幅手段に上り差動増幅す
る。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例を示す、これはカラー画像読
取装置の例である。

３は原稿走査ユニットで、光電変換手段としてのカラー
読み取りセンサ６、プリアンプ８およびＣＣＤ　ドライ
バ７により構成され、図示しない露光ランプにより照射
された原稿からの反射光がカラー読み取りセンサ６によ
り画像ごとに色分解されて読み取られ、プリアンプ８で
所定レベルに増幅されるようになっている。カラー読み
取りセンサ６はＣＣＤ　ドライバ７により駆動されるよ
うになっている。必要なパルス源はシステムコントロー
ルパルスジェネレータ１６で生成される。

４はビデオ処理ユニットで、アナログ信号処理回路９、
ディジタル信号処理回路１０、システムコントロールパ
ルスジェネレータ１６、および０５Ｃ１７により構成さ
れている。

５チツプの等倍型カラー読み取りセンサより読み取られ
たアナログカラー画像信号は、各チャンネルごとに第１
図のアナログ信号処理回路９にそれぞれ人力される。

ディジタル信号処理回路１ＧはＦｉＦｏメモリ１１、メ
モリ制御回路１２、無補正／白補正回路１３、画像処理
回路１４、およびプリンタインタフェース１５により構
成されている。

５はコントロールユニット（ＣＰＵ）で、システムコン
トロールパルスジェネレータ１６．アナログ信号処理回
路９およびディジタル信号処理回路１０を制御するもの
である。

（カラー読み取りセンサ６） 第２図はカラー読み取りセンサ６を示す。

主走査方向を５分割して読み取るため、６２．５μｍ（
−１／１６ｍ１）を１画素として、９７６画素、すなわ
ち第２図に示すように１画素を主走査方向に３分割して
、それぞれをＧ、Ｂ、Ｒとし、合計３０７２　（−１０
２４ラミツク基板上に形成され、センサ１８〜２２のう
ち１番、３番、５番目のセンサ、すなわち、センサ１８
．２０．２２を同一ラインＬＡ上に、２番、４番目のセ
ンサ、すなわちセンサ１９，２１をラインＬＡとは４ラ
イン分、すなわち２５０μｍ（・６２．５μｍ×４）だ
け離したラインＬＢ上に配置しである。原稿読取時は、
矢印ＡＬ方向に走査される。

１番、３番、５番目のセンサ１８，２０．２２は、駆動
パルス群０ＤＲＶ５０１により、２番、４番目のセンサ
１９．２１は駆動パルス群ＥＤＲＶ５０２により、それ
ぞれ、独立かつ同期して駆動される。駆動パルス群０Ｄ
ＲＶ５０１と駆動パルス群ＥＤＲＶ５０２を第３図に示
す。駆動パルス群０ＤＲＶ５０１に含まれる０φＩＡ。

０φ２Ａ、ＯＲ５と、ＥＤＲＶ５０２　＆ｌ１ｍ含まれ
る　ＥφＩＡ。

Ｅφ２Ａ、ＥＲ５とは、それぞれ、各センサ内での電荷
転送りロック、電荷リセットパルスであり、１番、３番
、５番目のセンサ１８，２０．２２と２番、４番目のセ
ンサ１９，２１との相互干渉やノイズ制限のため、互い
にジッタのないように全く同期して生成される。このた
め、これらのパルスは１つの基準発振源（Ｏ５Ｃ）　１
７で生成される。

（０ＤＲＶ５０１　、ＥＤＲＶ５０２を生成する回路）
第４図は第１図に示すシステムコントロールパルスジェ
ネレータ１６ノ構成要素で、０ＤＲＶ５０１　、ＥＤＲ
Ｖ５０２を生成する回路を示す。単一の０５Ｃ１７で発
生される原クロックＣＬにφは分周器２３により分周さ
れる０分周されたクロック　Ｋφ５４６は０ＤＲＶとＥ
［ｌＲＶの発生タイミングを決める基準信号５ＹＮＣ２
，５ＹＮＣ３を生成するクロックである。５ＹＮＣ２，
５ＹＮＣ３はＣＰＵバスに接続された信号線５５０によ
り設定されるプリセッタブルカウンタ２４．２５の設定
値に応じて出力タイミングが決定され、５ＹＮｆｌ：２
．５ＹＮ（：３により分周器２６，２７および駆動パル
ス生成部２８．２９が初期化される。すなわち、０ＤＲ
Ｖ５０１とＥＤＲＶ５０２　（７）それぞれのパルス群
は、本ブロックに人力されるＨ５ＹＮＣ５４４を基準と
し、全て１つの発振源０５Ｃ１７より出力されるＣＬに
φと、全て同期して発生される分周クロックにより生成
されているので、全くジッタのない同期した信号として
得られ、センサ間の干渉による信号の乱れを防止できる
。

ここで、互いに同期して得られたセンサ駆動パルス０Ｄ
ＲＶ５０１は、１番、３番、５番目ノセンサ１８．２０
，２２１．：供給され、ＥＤＲＶ５０２は２番、４番目
のセンサ１９，２１に供給され、各センサ１８，２２か
らは駆動パルスに同期してビデオ信号ｖ１〜ｖ５が独立
に出力され、第１図に示す各チャンネルごとに独立のプ
リアンプ８で所定の電圧値に増幅され、同軸ケーブル５
０８〜５１２を通して、第３図に示す００５５３８ノタ
イミングで、信号Ｖｌ、Ｖ３．Ｖ５がＥＯ５５４３のタ
イミングで、信号Ｖ２．Ｖ４が送出され、ビデオ処理ユ
ニット４に入力される。

（アナログ信号処理回路９） 第６図は第１図示のアナログ信号処理回路９の具体例を
示す。各チャンネルに対応する信号処理回路９は同一回
路である。ここではチャンネル１（ｃｈｉ）の回路を示
す。第７図はタイミングの一例を示す。

入力されるアナログカラー画像信号は、例えば、第７図
示のアナログカラー画像信号ＳｉＧ＾かられかるように
Ｇ−Ｂ→Ｒの順であり、コンポジット信号である。すな
わち、第８図に示すように３０７２画素の有効画素以外
に有効画素前に１２画素のカラーセンサのフォトダイオ
ードと接続されていない空転送部と、次に、２４画素の
フォトダイオード上にアルミニウム（ＡＪｌ）で遮蔽し
た暗出力部（オプティカルブラック）と、３６画素のダ
ミー画素と、有効画素後に２４画素のダミー画素との合
計３１５６画素から構成されるコンポジット信号である
。

３０はバッファで、人力されたアナログカラー画像信号
５ｉＧＡをインピーダンス変換するものである。　３１
は第１のサンプルホールド手段としてのサンプルホール
ド回路で、バッファ３０から出力される。コンポジット
信号のリセット部をＳ／）ｌパルスに従って除去し、高
速駆動した場合の波形歪みを取り除き、Ｓ／）ｌ出力信
号にするものである（第７図のＳ／ＨＯＵＴ参照）。

このＳ／Ｈビデオ出力信号はサンプリング期間とホール
ド期間とで電圧レベル差がある。

３２は選択手段としてのセレクタで、バッファ３０の出
力信号のうちイメージセンサの暗出力部に相当する区間
のみを通過させ、それ以外の区間（有効画素区間に相当
）をＧＮＤレベルに置き換えたものである。入力が暗出
力部信号とＧＮＤにマルチブレクスされた、第２のサン
プルホールド手段としてのダミー信号用第２サンプルホ
ールド回路３３から、Ｓ／Ｈダミー出力信号が出力され
る。このＳ／Ｈダミー出力信号もＳ／Ｈビデオ出力信号
に含まれているサンプリング期間とホールド期間との電
圧レベル差と同レベルの電圧レベル差がある。

Ｓ／Ｈビデオ出力信号とＳ／Ｈダミー出力信号は、差動
増幅手段としての差動増幅回路３４に入力され、この差
動増幅回路３４からサンプリング期間とホールド期間の
電圧レベル差が相殺されたビデオ信号が出力される。　
Ｓ／Ｈによる電圧レベル差が相殺された点順次カラー信
号は、次に、増幅器３５に入力され、増幅器３５により
所定レベルまで増幅され、同時に、カラー信号の暗出力
部がフィードバッククランプ回路３６により、零レベル
クランプされる。このフィードバッククランプ形は前段
のフィードバッククランプ回路３１と全く同一の構成に
なっているので、ここではその動作説明は詳述しないが
、点順次カラー信号レベル可変回路での入力オフセット
を除去する目的を有している。

再度、零レベルクランプされたアナログカラー信号は、
点順次カラー信号レベル可変回路に人力される。

３７ａ、３７ｂ、３７ｃはアッテネータで、点順次信号
のＧ、Ｂ、Ｒ信号レベル合わせな行うものである。

３８ａ、３８ｂ、３８ｃはアナログスイッチで、ＧＳＥ
Ｌ、ＢＳＥＬ。

Ｒ５ＥＬパルスによるゲート信号に基き、セレクトする
ものである。　ｃｐｕにより各種のアッテネート率が選
択される。

３９は電圧制御増幅器（ＶＣＡ）で、乗算型増幅器とし
て構成され、０／＾変換器出力ｖｏｕＴによりそのゲイ
ンが制御され、カラーバランス合わせが行われた点順次
信号共通にＣＰｕ制御によりゲイン調整を行うものであ
る。４０はＤ／Ａ変換器で、ＣＰＵのデータバス５３３
を介してデータがセットされ、０／＾変換器出力Ｖ。Ｕ
７は Ｖｏｕｙ−−Ｖ＊ｔｒ　　１／Ｎ％　　　　Ｏ＜Ｎ＜１
となる。Ｎは入力デジタルコードのバイナリ−分数値で
ある。　Ｄ／Ａ変換器４０のセットデータとゲインの関
係を第９図に示す。

Ｄ／Ａ変換器４０のデータは、原稿走査ユニット３によ
り均一白色板を読み取った時の＾／Ｄ変換出力データ（
Ｒ、Ｇ　、　Ｂ）があらかじめ決められた値になるよう
に、ＣＰυデータバス５３３より設定される。レベル制
御された点順次カラー信号は、点順次直流レベル可変回
路に入力される。ここでは、ｃｐｕ’制御により各Ｒ，
Ｇ、Ｂごとに、点順次で、ＤＣレベル調整が行われる。

これは後述の４チヤンネルつなぎ補正において読み取フ
た黒レベル画像信号のＤＣレベルをシフトさせることが
目的である。４４ａ〜４４ｃはアナログスイッチで、Ｆ
ＥＴ等により構成され、ゲート信号ＧＳＥＬ、ＢＳＥＬ
、Ｒ５ＥＬが論理“Ｈ”の時導通状態、すなわち、低イ
ンピーダンスとなり、論理“Ｌ”の時、非導通状態、す
なわち高インピーダンスとなる。４５８〜４５ｃは全４
象限モードの乗算器で、第１θ図に示すように、マルチ
プライングＤ／Ａ変換器５５０、オペアンプ５５２，５
５６　、抵抗値Ｒの抵抗５５４、抵抗値２Ｒの抵抗５５
３、抵抗値Ｒ３の抵抗５５５、抵抗値Ｒ４の抵抗５５７
により構成され、ＣＰＵからセットされた８ｂｉｔのデ
ィジタルデータに従って、表１に示すように両極性の電
圧を出力する。

表 ４２は＾１０変換器４６の入力バッファで、その出力イ
ンピーダンスが、＾／Ｄ変換器の直線性精度を保障する
Ａ／Ｄ内部コンパレータの基準抵抗値以下になるように
低出力インピーダンスで、かつ、高速度のバッファとし
て構成されている。

４６は＾／Ｄ変換器で、所定の白レベル、黒レベルに増
幅およびＤＣクランプされた点順次カラー信号をデジタ
ルデータ＾／Ｄ　ＯＵＴに変換するものである。４７は
ラッチ回路で、確実なデジタルデータ送信をするためデ
ジタル信号処理回路とタイミングを合わせるものである
。　０ＬＡＴＣＨＣＬにでラッチされたラッチ出力デー
タは、次のディジタル信号処理回路で、０ＬＡＴ（：Ｈ
ＣＩＪと逆極性のラッチクロックによりラッチされ、確
実なタイミングでディジタルデータの受信が行われる。

（ディジタル信号処理回路１０） ディジタル変換された各チャンネルの点順次カラー信号
５１３〜５１７は、ディジタル信号処理回路１０に人力
される。

ＦｉＦｏメモリ１１はチャンネル間の画像つなぎを行い
、各チャンネルの点順次カラー信号をＲ，Ｇ、Ｂのパラ
レル信号５１８〜５２０にするものである。

無掃正／白補正回路１３は黒白部の出力バラツキを補正
するものである。

まず、無掃正回路について説明する。

チャンネル１〜５の黒レベル出力は、センサに入力され
る光量が微少の時、チップ間９画素間のバラツキが大き
い、これをそのまま出力し、画像を出力すると、画像の
データ部にスジやムラが生じる。そこで、この黒部の出
力バラツキを補正する必要がある。

コピー動作に先立ち、原稿走査ユニット３を原稿台先端
部の非画像領域に配置された均一濃度を有する黒色板の
位置へ６勤し、ハロゲンを点灯し、黒レベル画像信号を
本回路に人力する。この画像データの１ライン分が黒レ
ベルメモリに格納され、黒基準値となる。（以上、黒基
準値取り込みモード） 黒レベルデータＤに（ｉ）のデータ数ｉは、例えば、主
走査方向＾４長手方向の幅を有するとすれば、１ａｐｅ
ｌ／ｓｓで、４７５２画素／各色（−１６ｘ　２９７ｍ
ｍ）であるが、その長さをカバーするため、６１ｘｍの
ＣＯＤチップを５本並べて、１ラインとすると、４８８
０画素／各色（−１６Ｘ　８１ｍｍＸ　５）に対応する
ｉ＝１〜４８８０の値を取り得る。

画像読込時には、黒レベルデータＤに（ｉ）に対し、例
えば、ブルー信号の場合、Ｂｉｎ（ｉ）−ＯＫ（ｉ）−
ＢｏｕＴ（ｉ）として無掃正出力が得られる（黒補正モ
−ド）。

同様に、グリーンＧｉｎ、レッドＲｉｎも同様の制御が
行われ、無掃正出力ｃｏｕｔ、Ｆｌｏｕ丁となる。

次に、白レベル補正（シェーディング補正）回路を説明
する。

白レベル補正は原稿走査ユニット３を均一な白色板の位
置に８勧して照射した時の白色データに基き、照明系、
光学系、センサの感度バラツキの補正を行う。基本的な
回路構成は黒補正回路と同一である。ただ、黒補正では
減算器を用いたが、白補正では乗算器を用いる点が異な
る。内袖正時に、まず、原稿走査ユニット３が均一白色
板の位置（ホームポジション）にある時、すなわち、複
写動作または読み取り動作に先立ち、露光ランプを点灯
させ、均−白レベルの画像データを１ライン分の白レベ
ルメモリに格納する。

例えば、主走査方向がＡ４長手方向の幅を有する場合、
１６ｐｅｌ／ｍ＋ａで、１６ｘ　２９７＋ｏｅ＋−４７
５２７５２画素が、ＣＣＤ　１チツプの画像データを９
７６画素（・１６ｐｅ１／ｍｍＸ　６１ｍｍ）で構成す
る場合、９７６　Ｘ５−４８８０８８０画素、すなわち
、少なくとも白レベルメモリの容量は４８８０バイトあ
り、ｉ画素目の白色板データをＷ　（ｉ）とすると、ｉ
＝１〜４８８０となる。一方、Ｗ（ｉ）に対し、ｉ画素
目の画素の通常画像の読み取り値Ｄｉｎ（ｉ）に対し、
補正後の画像データはＤｏｕｔ（ｉ）＝Ｄｉｎ（ｉ）ｘ
　ＦＦｏ／Ｗ（ｉ）となり、グリーン（Ｇ）、ブルー　
（Ｂ）　、レッド（Ｒ）各色について、白補正が行われ
る。

（画像処理回路１４） 次に、画像処理回路１４を説明する。

黒補正および白補正が行われた３色の画像信号５２１〜
５２３は、画像処理回路１４に人力される。

画像処理回路１４は、輝度データを濃度データに変換す
る対数変換回路と、ＣＣＤセンサの色分解フィルタの分
光特性補正およびカラープリンタ２において転写紙に転
写される色トナー（Ｙ、Ｍ、Ｃ）の不要吸収特性の補正
を行う色補正回路（入力マスキング、出力マスキング）
と、各色成分画像データＹｉ、Ｍｉ、（：ｉにより、旧
ｎ（Ｙｉ、Ｍｉ、Ｃｉ）　　（Ｙｉ、Ｍｉ、Ｃｉのうち
の最小値）を算出し、これを黒として後に黒トナーを加
える墨入れ回路と、加えた黒成分に応じて各色材の加え
る量を減じる下色除去（ＩＩｃＲ）回路とを通って画像
処理するものである。

次に、３色の画像信号５２４はプリンタインタフェース
１５に入力される。インタフェース信号は、ディジタル
ビデオ信号以外に画像送り方向（副走査方向）の同期信
号（ＩＴＯＰ）を、１ラスタースキヤンに１回発生する
ラスタースキャン方向（主走査方向）の同期信号（ＢＤ
）と、ディジタルビデオ信号をカラープリンタ部２に送
出するための同期クロック（ＶＣＬに）と、ＢＤ倍信号
基きジッタのないＶＣＬＫと同期して生成される同期信
号（Ｈ５ＹＮＣ）　と、半二重双方向シリアル通信のた
めの信号（ＳＲＯＯＭ）とからなる。

これら信号ラインを通して、装置１からカラーＬＢＰ２
へ画像情報と指示が送られ、カラーＬＢＰ　２から装置
１の状態情報、例えばジャム、紙なし、ウェイト等の情
報の相互やりとりが行われる。

第１１図は本発明の他の実施例を示す。

一実施例においては、点順次カラー信号の暗出力部にお
けるサンプルホールド回路によるサンプリング期間とホ
ールド期間との電圧レベル差を相殺する第１のサンプル
ホールド手段１遭択手段。

第２のサンプルホールド手段、および差動増幅手段によ
り構成したが、本実施例では、前段にビデオ信号直流再
生手段を設けた。

このようにすると、ＡＣ結合により人力された点順次カ
ラー信号の暗出力部に相当する区間が所定電位にクラン
プされ、サンプルホールド回路におけるサンプリング期
間とホールド期間との電圧レベル差の相殺がさらに安定
して行われる。ここで、フィードバッククランプ回路、
すなわち増幅器４８、ダーク部サンプルホールド回路４
９ａ５　およびＧＮＤレベルとの比較器４９ｂにより構
成される回路は、第６図に示す回路と構成が全く同じで
あるので、ここでは説明しない。第１２図に第１１図示
回路各部の波形図を示す。

［発明の効果］ 本発明によれば、上記のように構成したので、サンプル
ホールド回路出力において生じるサンプリング期間とホ
ールド期間との電圧レベル差を相殺することができ、Ａ
／Ｄ変換器において安定にサンプリングできる期間を確
保できるとともに、可変ゲイン増幅器によりゲイン可変
を行った際の出力オフセット変化を解消することができ
、高性能な信号処理が可能になるという効果がある。

【図面の簡単な説明】

第１図は本発明一実施例の画像読取装置を示すブロック
図、 第２図は第１図示カラー読み取りセンサ６の配置を示す
図、 第３図は第２図示各部のタイミングの一例を示すタイミ
ングチャート、 第４図はｃｃｏ　ｆｆ１ａ信号生成回路を示すブロック
図 第５図は第４図示各部のタイミングの一例を示すタイミ
ングチャート、 第６図は第１図示アナログ信号処理回路９の具体例を示
すブロック図、 第７図は第６図示アナログ信号処理回路９各部のタイミ
ングの一例を示すタイミングチャート、第８図はカラー
読み取りセンサの駆動タイミングの一例を示すタイミン
グチャート、 第９図は電圧制御増幅器の特性の一例を示す図、 第１Ｏ図は第６図示乗算器の具体例を示すブロック図、 第１１図は本発明他の実施例を示すブロック図、第１２
図は第１１図示各部のタイミングの一例を示すタイミン
グチャートである。 ３・・・原稿走査ユニット、 ６・・・カラー読み取りセンサ、 ８・・・プリアンプ、 ９・・・アナログ信号処理回路、 ｌＯ・・・ディジタル信号処理回路、 １１・ＦｉＦｏメモリ、 １３・・・黒補正／白補正回路、 １４・・・画像処理回路、 ３１．３３・・・サンプルホールド回路、３２・・・セ
レタク、 ３４・・・差動増幅回路。 ψや ８φ Ｆ ９Ａでットヂータ （Ｈｅｘ） 第 図 データバス　５３３ 第 １０図

Claims (1)

1. 【特許請求の範囲】 １）画像情報を有する媒体からの光信号を電気信号に変
   換する光電変換手段を有する画像読取装置において、 前記光電変換手段により光電変換して得られる点順次ビ
   デオ信号をサンプルホールドする第１のサンプルホール
   ド手段と、 該サンプルホールド手段によりサンプルホールドされた
   信号から前記光電変換手段の暗出力部に相当する区間の
   みを選択し、それ以外の部分を所定電位に設定する選択
   手段と、 該選択手段からの信号をサンプルホールドする第２のサ
   ンプルホールド手段と、 該第２のサンプルホールド手段の出力と前記第１のサン
   プルホールド手段の出力とを差動増幅する差動増幅手段
   と を具備したことを特徴とする画像読取装置。