JPH02252334A - 選択的スクランブル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばデジタルＶＴＲのチャンネルコーディ
ング回路等に適用して好適な選択的スクランブル回路に
関する。

〔発明の概要〕

本発明は、例えばデジタルＶＴＲのチャンネルコーディ
ング回路等に適用して好適な選択的スクランプル回路に
おいて、互いに異なる複数の擬似ランダム信号の発生回
路と、入力信号をそれら複数の擬似ランダム信号によっ
て夫々スクランブルする複数の混合回路と、それらスク
ランブルに対応してそれら複数の擬似ランダム信号を示
す情報を夫々付加する複数の付加回路と、その入力信号
に夫々そのスクランブル及びその情報の付加を施して成
る複数の信号を夫々チャンネルコーディングする複数の
プリコーダと、これら複数のプリコーダの夫々の出力信
号の所定区間内の直流成分又はランレングスを計測する
計測回路とを有し、それら複数のプリコーダの夫々の出
力信号の内でその計測された値が最良となる出力信号を
記録信号とするようにしたことにより、プリコーダによ
って記録信号の最高周波数を小さ（して直流成分を少な
くした上に、更に入力信号のパターンがどのように変化
しても記録信号の直流成分が少ない状態に維持できるよ
うにしたものである。

〔従来の技術〕

デジタルＶＴＲ等のデジタル磁気記録再生装置において
はデジタル（ｌ又は０）の情報列をその７まま記録した
のでは次のような問題が生じる。

−■　記録信号の最高周波数が高くなり過ぎて記録信号
が読出せない場合がある。

■　記録信号に直流成分及び低域周波数成分が多くなり
、ロータリトランスを用いて記録再生を行うと再生した
信号に歪みが生じ２．再生した情報が記録した情報と大
きく異なる場合がある。

■　デジタルデータを記録する場合はクロック成分を含
めて所謂セルフクロツタ方式で情報列を記録することが
多いが、長い「ｌ」やｒＱ、の連続があると再生側での
クロック抽出の誤差が大きくなる場合がある。

これらの問題を解決するため、デジタル磁気記録再生装
置においては、デジタルの入力信号をチャンネルコーデ
ィング（記録符号化）回路によって所定の周波数特性を
有する記録信号に変換し、この記録信号を記録ヘッドを
介して磁気記録媒体に記録すると共に、この磁気記録媒
体がら再生ヘッドを介して読出した信号をそのチャンネ
ルコーディング回路の逆変換に対応する特性を有するデ
コーダに供給して、そのデジタルの入力信号を再生する
ようにしている。チャンネルコーディングの方式として
は例えば、デジタル記録における符号量干渉を積極的に
利用したパーシャルレスポンス方式（ＰＲ方式）に基づ
いた次の３つの方式が知られている。

Ａ、　　Ｎ　ＲＺ　−１（Ｎｏｎ　Ｒｅｔｕｒｎ　ｔｏ
　Ｚｅｒｏ−Ｉｎｖｅｒｔｅｄ）方式 これは第７図Ａに示すような人力信号を直接２値化して
なるＮＲＺ信号（第７図Ｂ）を、°第７図Ｃに示すよう
なＮＲＺ−Ｉ方式の記録信号に変換するものである。こ
のように入・力信号を伝送路の手前で記録信号に変換す
るエンコーダをプリコーダとも称するが、このＮＲＺ−
１方式のプリコーダはパーシャルレスポンスに基づいた
ＰＲ（１，−１）伝送路の逆変換に相当するためＰＲ（
１，−１）エンコーダと称する。このＰ　Ｒ（１゜ｌ）
エンコーダは第８図Ａに示す如く、例えばＩＩｏｄ　２
の加算器（１）及び１ビツトの遅延回路（２）より構成
される。

しかしながら、このＮＲＺ−１方式では信号の反転がな
い場合に直流成分が多くなる不都合があり、近時は次の
ようなＩ−ＮＲＺ−１方式が採用されている。

Ｂ、　　Ｉ−ＮＲＺ−１（Ｉｎｔｅｒｌｅａｖｅｄ　　
ＮＲＺ−１）方式これは第７図に示すＮＲＺ信号を第７
図りに示すようなＩ−ＮＲＺ−１方式の記録信号に変換
するものである。このＩ−ＮＲＺ−１方式のプリコーダ
はパーシャルレスポンスに基づいたＰ　Ｒ（１，Ｑ、−
１）伝送路の逆変換に相当するためＰＲ（１，０，−１
）エン：ｘ−ダと称し１．：、　（７）　Ｐ　Ｒ（１，
０゜−１）エンコーダは第８図Ｂに示す如り、ＩＩＩｏ
ｄ２の加算器（１）及び２個の夫々１ビツトの遅延回路
（２）、　（２）より構成される。

このＩ−ＮＲＺ−１方式の記録信号を記録再生して得ら
れる識別信号の周波数特性は磁気記録再生系の周波数特
性によく似ており、高周波数成分が少なく直流成分をも
たない上に、記録波長が長くなることに起因するクロス
トークやロークリトランスによる影響も少ないという特
徴を有する。

Ｃ，Ｓ　−１−Ｎ　ＲＺ　−１（Ｓｃｒａｍｂｌｅｄ　
Ｉ−ＮＲＺ−１）方式１−ＮＲＺ−１Ｂ式の場合再生し
た識別信号には直流成分はないが、記録信号（第７図り
参照）自体には直流成分が存在するため、入力信号にＭ
系列（２進数の乱数）をｓｏｄ　２で加算する（スクラ
ンブルする）ようにして直流成分を減少させるようにし
たのがＳ−１−ＮＲＺ−１Ｂ式である。

このＳ−１−ＮＲＺ−１Ｂ式のチャンネルコーディング
回路を用いた従来のデジタルＶＴＲを第９図に示す、こ
の第９図において、（３）は入力端子、（４）はスクラ
ンブル回路、（５）はＰ　Ｒ（１，０，−１）エンコー
ダ（プリコーダ）を示し、これらスクランブル回路（４
）及びＰ　Ｒ（１，Ｑ、−１）エンコーダ（５）がチャ
ンネルコーディング回路を構成する。また、ロータリト
ランスを含む記録ヘッド（６Ａ）、磁気テープ（６Ｂ）
及びロータリトランスを含む再生ヘッド（６Ｃ）よりパ
ーシャルレスポンス方式のＰ　Ｒ（１，−１）伝送路（
７）が構成される。（８）は入力データｒ　００１００
・・・・」をｒｏｏｌｌｏｏ・・・・」に等化するＰＲ
（１，１）デコーダを示し、そのＰ　Ｒ（１，−１）伝
送路（７）及びＰ　Ｒ（１，１）デコーダ（８）よりＰ
　Ｒ（１，Ｑ、−１）伝送路（９）が構成される。

また、（ｌＯ）は同期パルスＳＹＰを検出する同期パル
ス検出回路、（１１）はデスクランブル回路、（１２）
は出力端子を示す。

例えば、Ｐ　Ｒ（１，０，−１）エンコーダ（５）より
ｒｏｏｌｏｏ・・・・」の記録信号が記録ヘッド（６＾
）に供給されると、この記録ヘッド（６＾）を含むＰ　
Ｒ（１，−１）伝送路（７）においてその記録信号はｒ
ｏｏｌ−１００・・・・」の再生信号に変換され、この
再生信号はＰＲ（１，１）デコーダにおいてｒｏｏｌｏ
−１００・・・・」の識別信号に変換される。この識別
信号の「−１」をｆ＋１」に変化して成る信号は、Ｐ　
Ｒ（１，Ｑ、−１）エンコーダ（５）からｒｏｏｌｏｏ
・・・・」の記録信号が生成される場合のスクランブル
信号ｒ００１０１００・・・・」に合致する。従って、
Ｐ　Ｒ（１，Ｑ、−１）伝送路（９）においてはＰ　Ｒ
（１，０、−１）エンコーダ（５）の逆変換が成されて
いる。

また、スクランブル回路（４）において入力信号に成る
Ｍ系列の擬似ランダム信号Ｍ、をａＩｏｄ　２で加算し
た場合には、デスクランブル回路（１１）においては得
られた識別信号（−１→＋１変換後の信号）にその同じ
擬似ランダム信号Ｍ０をｓｏｄ　２で加算する如くなす
、一般に―ｏｄ　２の加算においては同じ数の加算は「
０００・・・・」となるため、その−ｏｄ　２の加算に
よって擬似ランダム信号Ｍ０が除かれて入力信号と同じ
情報が得られる。

〔発明が解決しようとする課題〕

しかしながら、この５−Ｉ−ＮＲＺ−１Ｂ式のチャンネ
ルコーディング回路を用いた場合であっても、入力信号
が特定のパターンになるとスクランブル回路（４）にお
いて擬似ランダム信号Ｍ、を加算しても、Ｐ　Ｒ（１，
０，−１）エンコーダ（５）から出力される記録信号の
直流成分又は低域周波数成分が減少しない不都合があっ
た。

斯かる不都合に関して、パーシャルレスポンスに基づい
たＰ　Ｒ（１，０，−１）エンコーダ等のプリコーダを
使用しないチャンネルコーディング回路については、本
出願人が特願昭６３−１２６６０６号において複数のＭ
系列信号を選択的にスクランブルする回路を提案してい
る。しかし、そのプリコーダを使用したチャンネルコー
ディング回路については、プリコーダが一般に出力信号
を入力信号側にフィードバックする回路であるという特
殊性を有するため、その特願昭６３−１２６６０６号の
回路はそのままでは適用できない不都合があった。

本発明は斯かる点に鑑み、パーシャルレスポンスに基づ
いたプリコーダを使用するチャンネルコーディング回路
においても、入力信号がどのようなパターンになっても
得られる記録信号の直流成分を小さく維持したままにす
ることを目的とする。

〔課題を解決するための手段〕

本発明による第１の選択的スクランブル回路は、例えば
第２図に示す如く、互いに異なる複数の擬似ランダム信
号（例えばＭ系列の信号）の発生回路（１６＾）〜（１
６０）と、入力信号をそれら複数の擬似ランダム信号に
よって夫々スクランブルする複数の混合回路（１７Ａ）
〜（１７０）と、それらスクランブルに対応してそれら
複数の擬似ランダム信号を示す情報を夫々付加する複数
の付加回路（１８Ａ）〜（１８０）と、その入力信号に
夫々そのスクランブル及びその情報の付加を施して成る
複数の信号を夫々チャンネルコー・ディングする複数の
プリコーダ（２１Ａ）〜（２１０）と、これら複数のプ
リコーダの夫々の出力信号の所定区間内の直流成分（例
えばＤＳＶ（Ｄｉｇｉｔａｌ　Ｓｕｍ　Ｖａｌｕｅ））
又はランレングスを計測する計測回路（３１Ａ）〜（３
１０）とを有し、それら複数のプリコーダ（２１Ａ）〜
（２１０）の夫々の出力信号の内でその計測された値が
最良となる出力信号を記録信号とするようにしたもので
ある。

本発明による第２の選択的スクランブル回路は、その第
１の選択的スクランブル回路において、それら複数のプ
リコーダ（２１Ａ）〜（２１０）を夫々ＰＲ（１゜０、
−１）エンコーダより形成し、これら複数のＰＲ（１，
０，−１）コンコーダ（２１Ａ）〜（２１０）の夫々の
出力信号の内の任意の出力信号をそれら複数のＰ　Ｒ（
１，０゜−１）エンコーダ（２１＾）〜（２１０）の夫
々にフィードバックするスイッチ回路（２６）を設け、
その記録信号をそれら複数のＰ　Ｒ（１，０，−１）エ
ンコーダの内の一のエンコーダ（例えば（２１Ａ））の
出力信号から他のエンコーダ（例えば（２１Ｂ））の出
力信号に切り替えるときに、初期設定用にその一のエン
コーダ（２１Ａ）の出力信号をその他のエンコーダ（２
１Ｂ）にフィードバックするようにしたものである。

〔作用〕

斯かる第１の選択的スクランブル回路によれば、複数の
擬似ランダム信号によって入力信号が夫々スクランブル
された後に、これらスクランブルされた信号が夫々複数
のプリコーダ（２１Ａ）〜（２１０）に−よってチャン
ネルコーディングされる。そして、これらチャンネルコ
ーディングされた複数の出力信号の内で例えば最も直流
成分（例えばＤＳＶ）が小さい出力信号を記録信号とす
ることによって、その入力信号がどのようなパターンで
あってもその直流成分を小さく維持しておくことができ
る。

また、第２の選択的スクランブル回路によれば、それら
プリコーダとして夫々磁気記録再生系に適したＰ　Ｒ（
１，Ｑ、−１）エンコーダが使用されているが、このＰ
　Ｒ（１，０，−１）エンコーダは出力信号を２ビット
分（即ち２クロック分）遅延させた信号を入力側にフィ
ードバックする回路構成を採っており、何ら対策をしな
いときには、例えば記録信号が一のエンコーダ（２１Ａ
）の出力信号から他のエンコーダ（２１Ｂ）の出力信号
に切替わる直前に、その他のエンコーダ（２１Ｂ）にお
いて記録信号でない自分自身の出力信号がフィードバッ
クされてしまう不都合がある。しかし、本発明において
はスイッチ回路（２６）が設けであるので、その出力信
号が切替わる直前にその一のエンコーダ（２１Ａ）の出
力信号即ち記録信号をその他のエンコーダ（２１Ｂ）の
入力側にフィードバックすることができる。

〔実施例〕

以下、本発明による選択的スクランブル回路の一実施例
につき第１図〜第６図を参照して説明しよう０本例はデ
ジタルＶＴＲのチャンネルコーディング回路に本発明を
適用したものであり、この第１図〜第３図において第９
図に対応する部分には同一符号を付してその詳細説明は
省略する。

第１図は本例のデジタルＶＴＲの記録再生部を示し、こ
の第１図において、入力端子（３）にはエラー訂正符号
（例えばＣＲＣＣ符号やパリティ符号）を付加したデジ
タルの入力信号ｘ（ｔ）（ｔは時間を示す）を供給する
。また、（１３）は本発明に係る選択的スクランブル回
路を示し、この選択的スクランブル回路（１３）は［（
１２ランダム信号の付加回路及びチャンネルコーディン
グ用の複数のＰ　Ｒ（１，０，−１）エンコーダ（プリ
コーダ）を有している。そして、入力信号ｘ　（ｔ）を
この選択的スクランブル回路（１３）によって高周波数
成分≠が少なく直流成分も少ない記録信号ｙ　（ｔ）に
変換し、この記録信号ｙ　（ｔ）を記録ヘッド、！ステ
ープ及び再生ヘッドより成るＰＲ＜１．−１）伝送路（
７）を介して再生信号となし、この再生信号に図示省略
した回路によって「−１」を「＋１」にする変換を施し
て成る信号をＰＲ（１，１）デコーダ（８）に供給する
。このＰ　Ｒ（１，１）デコーダ（８）より生成される
識別信号ｕ　ｄ　（ｔ）を同期パルス検出回路（１０）
に供給して同期パルスＳＹＰを分離する。また、（１４
）は選択的スクランブル回路（１３）に対応した選択的
デスクランブル回路を示し、この選択的デスクランブル
回路（１４）はその同期パルスＳＹＰに同期してその識
別信号ｕｄ（ｔ）より擬似ランダム信号を取り除いて出
力端子（１２）に出力信号ｘ　ｄ　（ｔ）を供給する。

第２図は第１図中の選択的スクランブル回路（１３）を
示し、この第２図において、入力端子（１５）に外部よ
り周期Ｈのブロック同期パルスＢＬＳＹを供給する。ま
た、（１６Ａ）〜（１６０）は夫々擬似ランダム信号と
しての互いに異なるＭ系列（これらをＭ１系列〜Ｍ４系
列と称する）の信号を生成するＭ系列発生回路、（１７
Ａ）〜（１７０）は夫々−ｏｄ　２の加算を行うための
加算器（例えば排他的オアゲートで構成できる）　、（
１８Ａ）〜（１８０）は夫々３人力のマルチプレクサ、
（１９＾）〜（１９０）は夫々Ｍ、系列〜Ｍ４系列に対
応した識別コード（これをコード１〜コード４と称する
）を生成する識別コード発生回路、（２０）は同期パル
スＳＹＰを生成する同期パルス生成回路を示す。

Ｍ系列発生回路（１６Ａ）〜（１６０）には夫々ブロッ
ク同期パルスＢＬＳＹを供給して周期Ｈで初期設定を行
い、これらＭ系列発生回路（１６＾）〜（１６０）にて
生成されるＭ、系列〜Ｍ４系列の夫々の信号ｒ＋（ｔ）
〜ｒ４（ｔ）を加算器（１７Ａ）　〜（１７０）を用い
て入力信号ｘ　（ｔ）に−ｏｄ　２で加算する。これら
加算器（１７Ａ）　〜（１７０）の夫々の出力信号、識
別コード発生回路（１９Ａ）〜（１９０）より夫々生成
される識別コード及び同期パルス生成回路（２０）より
生成される同期パルスＳＹＰを夫々マルチプレクサ（１
８Ａ）〜（１８Ｄ）において時分割的に接続して時系列
的な信号ｕｌ（ｔ）〜ｕｎ（ｔ）を生成する。

これら時系列的な信号ｕｌ（ｔ）〜ｕｎ（ｔ）は夫々周
期Ｈの周期的信号であり、その単位である周期Ｈの１シ
ンクブロツクの構成を第４図及び第５図に示す、これら
第４図及び第５図において、５ＶＮＣＯ及び５ＹＮＣ１
は夫々１バイトの同期パルス、ＩＤＯ及びＩＤＩは夫々
１バイトのデータ識別符号（プログラム番号など）、Ｍ
ＳＩＤＩは１バイトのＭ系列識別コード、データはにバ
イトの音声又は映像データ、誤り検出符号はｍバイトの
例えばパリティ符号、ＭＳＩＤ２はＭＳＩＤ　ｌと同じ
データ構造のＭ系列識別コードを示す、これらの領域の
内でＭ系列信号によってスクランブルがかけられている
のはＩＤＯ及びＩＤＩより成る領域Ｓ１並びにデータ及
び誤り検出符号より成る領域Ｓ！である。

また、Ｍ系列識別コードがコード１〜コード４であるの
に対応して、第５図に示す如く、ＭＳＩＤＩ及びＭＳＩ
Ｄ２のデータ構造を夫々「００・・・・００」〜「１１
・・・・１１」となす、この場合、２ビツトのデータ（
ｒｏｏ」、　ｒＯｌ」、　ｒｌＯ」又はｒｉｌ」）を夫
々４回繰り返して書き込む如くなしているので、伝送系
で誤りがあっても確実に現在使用されているＭ系列の識
別コードが読み取れる利益がある。更に、本例ではその
ＭＳｆＤｌと同じ構造のＭＳＩＤ２をＭＳＩＤ１から（
ｋ＋ｍ）バイト離して配置しているので、バーストエラ
ーが発生してもＭＳＩＤ　ｌ又はＭＳＩＤ２のいずれか
より正確な識別コードが読み取れる利益がある。

第２図において、マルチプレクサ（１８Ａ）〜（１８０
）の夫々の出力信号ｕ＋（ｔ）〜ｕ４（ｔ）を夫々プリ
コーダとしてのＰ　Ｒ（１，Ｑ、−１）エンコーダ（２
１Ａ）〜（２１０）によって信号ｙ＋（ｔ）〜Ｌ４（ｔ
）に変換する。Ｐ　Ｒ（１，０，−１）エンコーダ（２
１Ａ）〜（２１Ｄ）は同一構造となし、その内のＰ　Ｒ
（１，０，−１）エンコーダ（２１Ａ）はｓｏｄ　２加
算用の排他的オアゲート（２２）、２人力のスイッチ回
路ｓｗｚ　（２３）及び２個の１ビツト遅延回路（２４
）　。

（２５）より構成する。スイッチ回路ＳＷ、　（２３）
の−方の入力端子には信号ｙ＋（ｔ）を供給し、このス
イッチ回路ＳＷｘ　（２３）は制御回路（２９）よりの
制御信号Ｊ１の高低に応じて、その２人力のいずれか一
方を１ビツト遅延回路（２４）側に供給する。また、（
２６）は４人力のスイッチ回路ＳＷ１を示し、このスイ
ッチ回路ＳＶＶ＋　（２６）の４個の入力端子に夫々信
号ｙ＋（ｔ）〜ｙ４（ｔ）を供給する。このスイッチ回
路ｓｗ、　（２６）は制御回路（２９）よりの制御信号
Ｊ５のコードに応じて入力された信号ｙ＋（ｔ）〜ｙ４
（ｔ）のいずれか１個の信号（これをｙ３゜（１）と称
する）を夫々Ｐ　Ｒ（１，Ｑ、−１）エンコーダ（２１
Ａ）〜（２１０）の中のスイッチ回路ＳＷ、　（２３）
の他方の入力端子に供給する。また、信号ｙ＋（ｔ）〜
ｙ４（ｔ）は夫々ＩＨの遅延回路（２７Ａ）〜（２７Ｄ
）を介して信号ｙ　１（ｔ−Ｈ）〜）’１（ｔ−Ｈ）に
変換してスイッチ回路　ｓｗ、　（２Ｂ）の４個の入力
端子に夫々供給する。スイッチ回路ＳＷ□（２８）は制
御回路（２９）よりの制御信号Ｊ６のコードに応じてそ
れら信号Ｖ　ｔ　（ｔ−）１）〜Ｖ　ｎ（ｔ−１４）の
いずれか１個の信号を選択して記録信号ｙ　（ｔ）とな
し、この記録信号ｙ　（ｔ）を記録ヘッド（６Ａ）を介
して磁気テープ（６Ｂ）に記録する。

（２９）は全体として制御回路を示し、この制御回路（
２９）において、（３０）はシーケンス制御回路であり
、このシーケンス制御回路（３０）はブロック同期パル
スＢＬＳＹを受けて制御信号Ｊ１〜Ｊ４及びＪ７並びに
制御回路（２９）中の他の回路用のタイミング信号を生
成する。制御信号Ｊｌ−Ｊ４は夫々ＰＲ（１，０，−１
）エンコーダ（２ＬＡ）〜（２１０）中のスイッチ回路
ＳＷ３　（２３）の切替えを行い、制御信号Ｊ７はマル
チプレクサ（１８＾）〜（１８０）を共通に切替える。

また、（３１Ａ）　〜（３１０）は夫々Ｄ　Ｓ　Ｖ　（
Ｄｉｇｉｔａｌ　Ｓｕ−νａｌｕｅ）計測回路を示し、
例えば時点Ｌ　＝　Ｌ　Ｉから１＝１゜までのデジタル
データ列ｙｉ（ｔ）のＤＳＶは次式で定義する。尚、本
例ではデジタルデータ列ｙ＋（ｔ）は周期Ｔが単位時間
１のクロックパルスＣＫに同期して１ビツトずつ生成さ
れるものとする。

但し、ｙ五（ｔ）＝１のときａｔ（ｔ）＝１．ｙ籠（ｔ
）＝０のときａ五（ｔ）　＝　−１ 本例では、このＤＳＶの値が０に収束するときにそのデ
ジタルデータ列ｙｔ（ｔ）の直流成分が０になるとみな
す。それらＤＳＶ計測回路（３１Ａ）〜（３１０）に夫
々信号ｙ＋（ｔ）〜ｙ４（ｔ）を供給し、それらＤＳＶ
計測回路（３１Ａ）〜（３１Ｄ）は所定の測定期間Ｋ（
第６図参照）の量大々ＤＳＶを計測し、得られたＤＳＶ
の値ＤＳＶ、−ＤＳＶ、を夫々判定回路（３２）に供給
する。この判定回路（３２）はそれらＤＳＶ、〜ＤＳＶ
４の内で最も０に近い値を出力したＤＳＶ計測回路（３
１Ａ）　〜（３１０）に対応するＭ系列信号ｒｌ（ｔ）
〜ｒ４（ｔ）の系列番号をスイッチ制御回路（３３）に
供給する０本例では時間ｔがＴｅ１（＝０とする）がら
Ｔ、、、　（＝’ｒに十Ｈ）までに１シングフ゛ワツク
であるブロックにの信号ｙ　＋（ｔ）　〜ｙ　４（ｔ）
ノＤ　Ｓ　Ｖ　ヲ計測して、次の時間ｔがＴ、、、がら
Ｔ□２までの間にそのブロックにの信号ｙ＋（ｔ）〜ｙ
ａ（ｔ）の内で最もＤＳＶの値がＯに近かったものをス
イッチ回路ｓｗ！（２８）で選択し記録信号ｙ　（ｔ）
とする。

第２図例の動作を第６図を参照して説明するに、マルチ
プレクサ（１８Ａ）〜（１８０）の出力信号ｙ＋（ｔ）
〜ｙａ（ｔ）は夫々間系列識別コード及び同期パルスＳ
ＹＰを除いて ｕｓ（ｔ）＝ｘ（ｔ）＋ｒｓ（ｔ）（ｓｏｄ２）；ｓ＝
１〜４　　・・・・（２）ト表すレ、Ｐ　Ｒ（１，０，
−１）Ｉ　ンコータ（２１Ａ）　〜（２１０）の出力信
号ｙｓ（ｔ）は夫々 ｙｓ（ｔ）＝３’ｓ　（ｔ　　２）　＋ｕｓ（ｔ）　（
ｓｏｄ　２）　　”（３）で表わされる。データは１＝
０がら有効になるものとして、初期設定のためｙ　５（
−２）　＝　ｙ　５（−１）　＝　０に設定する。また
、時間ｔはクロックパルスＣＫ（第６図Ａ）の１周期Ｔ
（＝単位時間ｌ）ごとに更新されｔ＝２ｍ又はｔ＝２ｍ
＋１で表わされるので、式（２）及び式（３）より ｙｓ（ｔ＝２ｍ）＝ｙｓ（２ｍ−２）＋（ｘ（２ｍ）＋
　ｒｓ（２ｍ））・・・・・・（４） ・・・・・・（５） が導かれる。ＤＳＶ計測回路（３１Ａ）〜（３１０）は
夫々時間ｔ＝ＴＫ＋αからｔ＝Ｔ舅、１−１の測定期間
にだけＤＳｖを計測する。εの場合、 α―五員≦　α　≦　α、□−２・・　・・　・・（６
）が成立し、式（６）においてαＳｉｎはＤＳＶの比較
及び最小値の判定に要する時間により定り、α、□は同
期パルスを含む５ＹＮＣＯ及び５ＹＮＣ１のビット長に
対応し、この５ＹＮＣＯ及び５ＹＮＣ１の部分にはスク
ランブルは施されない。従って、期間ＴＫ≦ｔ〈Ｔ、＋
αの間のＤＳＶは測定漏れとなるが、これは微少量であ
り本発明の効果をほとんど軽減させない。

ＤＳＶ計測回路（３１Ａ）〜（３１０）において時点を
−Ｔｘ、ｌに夫々各系列のＤＳＶの値ＤＳＶ、　〜ＤＳ
Ｖ。

が求まる。制御回路（２９）内の判定回路（３２）は３
クロック期間にそれらＤＳＶ、〜ＤＶＳ、の中で値が最
もＯに近いものに対応する信号ｙ＋（ｔ）〜ｙ４（ｔ）
の系列番号５０（１〜４）をスイッチ制御回路（３３）
に供給し、このスイッチ制御ｉ１回路（３３）はその系
列番号ｓ０に応じてスイッチ回路ｓｗ、　（２６）の動
作（第６図Ｄ）及びスイッチ回路ＳＷｚ　（２８）の動
作（第６図Ｅ）を制御する。スイッチ回路　５Ｗｔ（２
８）は選択された系列番号Ｓ、の信号）’　ｓ　（ｔ−
Ｈ）（ｓ＝ｓ−）を期間Ｔ□、＋αａｔｍ＋３≦ｔ＜Ｔ
ｘ−ｚ＋α、Ａ。

＋３の間だけ記録信号ｙ　（ｔ）として出力する。従っ
て、次式が成立しており、 ｙ（ｔ）＝ｙｓ（ｔ−Ｈ）　　　　・・・・・・（７）
記録信号ｙ　（ｔ）として記録ヘッド（６Ａ）に供給さ
れるイ言号はｙｓ（Ｔｉ＋αｍｔｍ＋３）〜７　ｓ　（
’ｒ’ｔ＋ｔ＋α、五ワ＋２）であり、このことはスイ
ッチ回路５Ｗｚ（２Ｂ）からは時間的にＩＨ即ち１シン
クプロツタの伝送時間だけ遅れたタイミングで、前の測
定期間Ｋにおいて選択された系列のブロックにの信号が
出力されること五走昧Ｔろ。

スイッチ回路ＳＷ＋　（２６）はＰ　Ｒ（１，０，−１
）エンコーダ（２１Ａ）〜（２１０）が夫々出力信号を
フィードバックするために使用される。このスイッチ回
路５ＷＩ（２６）はプリコーダであるＰ　Ｒ（１，０，
−１）エンコーダ（２１Ａ）〜（２１０）の共通の初期
化期間ＴＫｅＩ＋α、五、＋ｌ≦ｔ＜Ｔ＋ｃ＋＋＋α、
五、＋３である２クロック期間だけ、期間ＴＩ＋α、ｉ
＋３≦ｔ＜Ｔｘ−＋十α、ｉ７十３の間に記録信号とし
て選択されていた出力信号ｙ３゜（１）をＰ　Ｒ（１，
Ｑ、−１）エンコーダ（２１＾）〜（２１０）の夫々の
スイッチ回路ｓｗ、　（２３）の他方の入力端子に供給
する。その初期化期間においてはそのスイッチ回路ＳＷ
、　（２３）はその他方の入力端子に供給された信号ｙ
、。（１）を遅延回路（２４）側へ通す如くなす。従っ
て、スイッチ回路ＳＶＶ＋　（２６）及び複数のプリコ
ーダの夫々の内部にあるスイッチ回路Ｓ　Ｗ　ｘ（２３
）の連動により、プリコーダの初期化期間Ｔに、１＋α
、五、＋１≦ｔ＜Ｔｘ−＋＋αｍｉｎ＋３内には期間Ｔ
ｌｌ＋αｍｌ＋％＋３≦ｔ＜Ｔｗ＋＋＋α、１＋３にお
いて記録信号として選択されていた出力信号ｙ、。（１
）が、Ｐ　Ｒ（１，０，−１）エンコーダ（２１Ａ）〜
（２１０）の夫々の入力信号側に自分自身の出力信号ｙ
＋（ｔ）〜ｙ４（ｔ）の代わりにフィードバックされる
。

一般にＰ　Ｒ（１，０，−１）エンコーダ（２１Ａ）〜
（２１０）は出力信号を２ビット分遅延させて入力信号
側へフィードバックしているため、何等対策を施さない
場合には例えば記録信号がＰ　Ｒ（１，０，−１）エン
コーダ（２１Ａ）の出力信号ｙ＋（ｔ）からＰ　Ｒ（１
，Ｑ、−１）エンコーダ（２１Ｂ）の出力信号に切替わ
るときに、ＰＲ（１，０，−１）エンコーダ（２１Ｂ）
の入力信号側へは前の期間の記録信号ｙ＋（ｔ）ではな
い自分自身の出力信号ｙｔ（ｔ）がフィードバックされ
てしまい、その後の記録信号は本来の信号と異なるもの
になる。しかしながら、本例においてはスイッチ回路５
Ｗｌ（２６）及び複数のスイッチ回路ＳＷ３　（２３）
を設けてプリコーダの初期化期間を設けているので、記
録信号が切替わる際にも常に正確な信号な各Ｐ　Ｒ（１
゜０、−１）エンコーダ（２１Ａ”）〜（２１０）の入
力信号側にフィードバックされる利益がある。

スイッチ回路ＳＷ＋　（２６）及び複数のスイッチ回路
ＳＷ３　（２３）の介在により、Ｐ　Ｒ（１，０，−１
）エンコーダ（２１Ａ）〜（２１０）の出力信号ｙｓ（
ｔ）は正確にはｙｓ（ｔ）−ｙｓ（ｔ−２）＋ｕｓ（ｔ
）（ｍｏｄ２）　　・・・・（８）（旦し、ｔＺＴＫ十
αａｔａ＋３．ｔ＋’ｒ、十α１．＋４３’５（ｔ）＝
）’ｇｏ（ｔ−２）＋ｕｓ（ｔ）（ｍｏｄ２）　　”（
９）（旦し、ｔ＝ＴＫ十α、ム、＋３．ｔ＝Ｔ＊十α、
五、＋４となる。ｙ、。（１）はｔ＜Ｔｗ＋α、ｉ＋３
において記録信号として選択されていた信号である。式
（８）及び（９）において、）’　ｓ　（−２）　＝　
３’　ｓ　（−１）　＝　Ｏと仮定すれば、式（４）及
び（５）に対応させて；　　ｓ　＝　１〜４　　　　　
　　・・・・（ｌＯ）・・・・（１１） となる、この場合、ｒ　５ｘ（２ｉ＋１）は現在の時間
りがＴ工＋α１７≦ｔ＜７’１．＋、＋α、ｉ、１であ
るとすると、時間（２ｉ＋１）≦Ｔ区＋αｓｔ＋＋にお
いてはその期間に選択された系列の擬似ランダム信号ｒ
、。（ｔ）（ｓｏ＝１〜４）を示す。また、期間Ｔ、＋
αｓｉｎ　＜　（２ｉ＋１）においてはそのｒＥＸ（２
ｉ＋ｔ％よ各ＰＲ＜１．帆−１）エンコーダ（２１Ａ）
〜（２１０）に夫々対応する自分自身の擬似ランダム信
号ｒｌ（ｔ）〜ｒｎ（ｔ）を示す。このことを次式によ
って表現する。

ｒ　５ｘ（ｔ）　＝ｒ　５ｏ（ｔ）　；　ｔ≦Ｔ　Ｈ＋
αａ　ム、　・・・−（１２）ｒ　５Ｘ（ｔ）＝　ｒ　
５（ｊ）　ｉ　ｔ　＞　Ｔ＊　＋　αｓｔａ　　”　”
　（１３）従って、各Ｐ　Ｒ（１，０，−１）エンコー
ダ（２１Ａ）〜（２１０）は夫々過去にシンクプロッタ
毎に選択された擬似ランダム信号を履歴として有する出
力信号を発生する。そして、スイッチ回路ＳＷ、　（２
Ｂ）から時点ｔに出力されている信号ｙ　（ｔ）は選択
された擬似ランダムパターンによってスクランブルされ
た後にＩＨだけ遅延された信号であり、その信号ｙ　（
ｔ）は次式で表わされる。

ｙ　（ｔ）　＝　ｙ　ｓ。（ｔ−Ｈ） ；　　ｔ＝２ｍ　　　　　　　　　　・・・・・・（１
４）ｙ（ｔ）＝ｙｓ。（ｔ−Ｈ） ；　　ｔ　＝２ｍ＋　１　　　　　　　・・・・・（１
５）次に、第３図を参照して第１図例中の選択的デスク
ランブル回路（１４）を含む再生装置側の構成につき説
明する。第３図において、Ｐ　Ｒ（１，１）デコーダ（
８）を１ビツトの遅延回路（３４）及びｓｏｄ　２の加
算器としての排他的オアゲート（３５）より形成し、記
録ヘッド（６Ａ）、磁気テープ（６Ｂ）及び再生ヘッド
（６Ｃ）にそのＰＲ（１，１）デコーダ（８）を接続し
てＰＲ（１，０，−１）伝送路（９）を構成する。この
Ｐ　Ｒ（１，０，−１）伝送路（９）は２個の夫々１ビ
ツトの遅延回路（３６）　。

（３７）及びｓｏｄ　２の加算器としての排他的オアゲ
ート（３Ｂ）より成る回路と等価であり、このＰＲ（１
，帆１）伝送路（９）が第２図例中のＰ　Ｒ（１，０，
−１）エンコーダ（２１Ａ）〜（２１０）によるチャン
ネルコーディングの逆変換を行なって識別信号ｕ　ｄ　
（ｔ）を生成する。

この識別信号ｕｄ（ｔ）は第２図の信号ｕｌ（ｔ）〜ｕ
４（ｔ）に対応する。

この識別信号ｕ　ｄ　（ｔ）中の同期信号記録部分５Ｙ
ＮＣＯ。

５ＹＮＣ１及びＭ系列識別コード記録部分ＭＳＩ［）　
ｌ　。

ＭＳＩＤ２は第４図に示す如く擬似ランダム信号のスク
ランブルが施されていない。従って、この識別信号ｕ　
ｄ　（ｔ）を同期パルス検出回路（１０）に供給して所
定パターンの同期パルスＳＹＰを分離することができる
。また、（１４）は全体として選択的デスクランブル回
路を示し、この選択的デスクランブル回路（１４）にそ
、の同期パルスＳＹＰ及びその同期パルス検出回１（１
０）をそのまま通過して来た識別信号ｕｄ（ｔ）を供給
する。

その選択的デスクランブル回路（１４）において、その
識別信号ｕｄ（ｔ）をＩＨの遅延回路（３９）、第ルジ
スタ（４０）及び第２レジスタ（４１）に供給し、第ル
ジスタ（４０）には第４図に示すＭＳＩＤ　１を取込み
、第２レジスタ（４１）にはＭＳＩＤ２を取込み、これ
ら取込まれたＭ系列識別コード？１ＳＩＤ　Ｉ及び？ｌ
５ＩＤ　２を誤り訂正回路（４２）に供給する。この誤
り訂正回路（４２）は識別コードＭＳＩＤ　１及びＭＳ
ＩＤ２　（７）　１バイト毎に多数決を行い、少なくと
も１バイトの多数決の結果が正しければこれを正しい識
別コード（ｒｏｏ。

〜ｒＬＩＪ）として第３レジスタ（４３）に供給する。

また、（４４）は制御回路を示し、この制御回路（４４
）は同期パルスＳＹＰによって初期化された後に所定の
タイミングで第ルジスタ（４０）、第２レジスタ（４１
）及び第３レジスタ（４３）を駆動する。

（４５Ａ）〜（４５Ｄ）は夫々第２図例のＭ系列発生回
路（１６Ａ）〜（１６０）と同一構成のＭ系列発生回路
を示し、これらＭ系列発生回路（４５Ａ）〜（４５Ｄ）
は夫々同期パルスＳＹＰによって初期化されてＭ、系列
〜Ｍ４系列の擬似ランダム信号を生成して４人カスイン
チ回路ＳＷ４　（４６）の夫々の入力端子に供給する。

そのスイッチ回路ｓｗ、　（４６）は第３レジスタ（４
３）より供給される識別コードに対応してそれらＭ。

系列〜Ｍ４系列の内の一つのｔＭ　（１１ランダム信号
をｒ３゜ｄ（ｔ−Ｈ）をｍｏｄ　２の加算回路（例えば
排他的オアゲー））（４７）の一方の入力端子に供給し
、その加算回路（４７）の他方の入力端子にはＩＨの遅
延回路（３９）の出力信号ｕ　ｄ　（ｔ−Ｈ）を供給し
、この加算回路（４７）の出力信号ｘｄ（ｔ）を出力端
子（１２）に供給する。

第３図例の動作を説明するに、第３レジスタ（４３）は
識別信号ｕｄ（ｔ）の期間Ｔ、≦ｔ＜Ｔｘ＋＋に対応す
るブロックにのＭ系列識別コードをＴＩ＋Ｉ≦ｔ＜Ｔ、
、□の間内部に記憶してスイッチ回路５Ｗ４（４６）に
供給し、そのスイッチ回路５Ｗ４（４６）はそのＭ系列
識別コードに対応した信号ｒ、。ｄ（ｔ−Ｈ）を’ｒｘ
＋、≦ｔ　＜　Ｔｔ、ｚの期間内に加算回路（４７）に
供給する。尚、ｕｄ（ｔ）、　　ｒｓｏｄ（Ｌ−Ｈ）＋
　　ｘｄ（ｔ）において英字ｒｄ、を付したのは、これ
らの変数が誤差を含む可能性のあることを示している。

次に、Ｐ　Ｒ（１，Ｑ、−１）伝送路（９）における誤
差発生の影響を検討するため、記録ヘッド（６Ａ）従っ
てＰ　Ｒ（１，Ｑ、−１）伝送路（９）に対応する入力
信号ｙｄ（ｔ）を第２図例の記録信号ｙ　（ｔ）に誤差
信号ｅ　（ｔ）が付加されたものであると仮定する。即
ち、 ｙ　ｄ　（ｔ）＝　ｙ　（ｔ）＋　ｅ　（ｔ）　　　　
　　・・＝　・・（１６）が成立しており、Ｐ　Ｒ（１
，Ｑ、−１）伝送路（９）の出力信号としての識別信号
ｕ　ｄ　（ｔ）は式（１０）よりｔ＝２ｍに対して ｕ　　ｄ（ｔ＝２ｍ）＝ｕ　　ｄ（２ｍ）−ｙ　　ｄ（
２ａ＋−２）　　（ｓ＋ｏｄ　　２）＝　（Ｙ　（２ｍ
）　＋　ｅ　（２ｍ））　−（＞’　（２ｍｇ−２）　
＋　ｅ　（２ｍ−２））＝、Σ（ｘ　（２ｉ）　＋　ｒ
　５ｏ（２ｉ）　）　＋　ｅ　（２ｍ）＝　ｘ　（２ｍ
）　＋　ｒ　５６（２＃ｌ）　＋　ｅ　（２＃ｌ）　＋
　ｅ　（２ｍ−２）・・・・・・（１７） が成立する。式（１７）の導出過程において、ｓｏｄ　
２の加算は減算と等価であるという性質を使用している
や同様に式（１１）よりｔ＝２ｍ＋１に対してｕ　ｄ　
（ｔ＝２ａｅ＋１）　＝　ｘ　（２ｍ＋１）　＋　ｒ　
ｓｏ（２ｍ＋１）　＋　ｅ　（２ｍ＋１）＋　ｅ　（２
ａ＋＋３’）　（ｓｏｄ　２　）　”　”　・・（１８
）が成立し、式（１７）及び（１８）をまとめるとｕ　
ｄ（ｔ）＝　ｘ（ｔ）十ｒ　５ｏ（ｔ）＋　ｅ（ｔ）＋
　ｅ　（ｔ−２）　　”　＝（１９）が成立する。

更に、加算回路（４７）の出力信号ｘｄ（ｔ）を計算す
ると、 ｘ　ｄ　（ｔ）＝　ｕ　ｄ　（ｔ−Ｈ）　＋　ｒ　５ｏ
ｄ（ｔ−Ｈ）（ｓｏｄ　　２　）＝　ｘ　（ｔ−Ｈ）　
十ｒ　、、（ｔ−Ｈ）　＋　ｅ　（ｔ−）１）　＋　（
ｔ−Ｈ−２）＋　ｒ　、、ｄ（ｔ−Ｈ）　　　　　　　
・・・・＝　（２０）が導出される。スイッチ回路ＳＷ
４　（４６）において正しいＭ系列信号が選択されてい
るときには、ｒ　５ｏｄ（ｔ−■）　＝ｒ　５ｏ（ｔ−
）１）が成立するので式（２０）は％式％（２１） に帰着して通常のＰ　Ｒ（１，０，−１）伝送路の出力
信号と等しくなる。尚、式（２０）から式（２１）を導
出する過程で、ｓｏｄ　２の加算においては同じ数を加
算すると０になることを利用している。式（２１）にお
いてｅ　（ｔ−Ｈ）　＝　ｅ　（ｔ−Ｈ−２）　＝　Ｏ
ならば、ｘ　ｄ　（ｔ）　＝　ｘ　（ｔ−１４）　　　
　　　　　”　・・”　（２２）が成立し、第２図の入
力信号ｘ　（ｔ）がＩＨだけ遅延したものが第３図の出
力信号ｘｄ（ｔ）になることが分かる。このように、本
例の選択的デスクランブル回路（１４）を用いると、識
別信号ｕ　ｄ　（ｔ）にスクランブルされているＭ系列
信号と同じ系列の擬似ランダム信号をその識別信号ｕ　
ｄ　（ｔ）にｍａｄ　２で加算するようにしているので
、その識別信号ｕｄ（ｔ）からそれにスクランブルされ
ているＭ系列信号が取り除かれて、入力信号ｘ　（ｔ）
が正しく復調できる利益がある。

また、上述実施例においては選択的スクランブル回路（
１３）の制御回路（２９）はＰ　Ｒ（１，０，−１）エ
ンコーダ（２１Ａ）〜（２１０）の夫々の出力信号ｙ＋
（ｔ）〜ｙ４（ｔ）のＤＳＶの値を計測するようにして
いたが、そのＤＳＶの代わりにそれら出力信号ｙ＋（ｔ
）〜ｙｉ（ｔ）の夫々の所定期間内における最大ランレ
ングス（ハイレベル「１」又はローレベル「０」の最大
連続回数）ＲＵＮ、−ＲＵＮ、を計測して、それら最大
ランレングスＲＵＮ、〜ＲＵＮ、の内で例えば最小の最
大ランレングスを有する出力信号ｙｓ（ｔ）を記録信号
となしてもよい。

また、上述実施例ではプリコーダとしてＰ　Ｒ（１゜０
、−１）エンコーダを使用しているが、本発明はプリコ
ーダとして例えばＰ　Ｒ（１，−１）エンコーダを使用
するチャンネルコーディング回路にも適用できる。更に
、Ｍ系列識別コードの付加や同期パルスの付加は例えば
スイッチ回路５ＷＺ（２８）と記録ヘッド（６Ａ）との
間で行なってもよい。この場合はＭ系列識別コードや同
期パルスはチャンネルコーディングされないが、予め高
周波成分が少なく直流分も少ないパターンを選んでおけ
ばよい。従って、この場合も本願の第１の発明及び第２
の発明の夫々の一態＃１ヒ考えるものとする。

このように、本発明は上述実施例に限定されず本発明の
要旨を逸脱しない範囲で種々の構成を採り得ることは勿
論である。

〔発明の効果〕

第１の選択的スクランブル回路によれば、プリコーダを
使用して記録信号の最高周波数を小さくして直流成分を
少なくした上に、プリコーダの出力信号である記録信号
の直流成分又はランレングスが最良の値となるように入
力信号をスクランブルする擬偵ランダム信号を選択する
ことができるので、その入力信号のパターンがどのよう
に変化してもその記録信号の直流成分を少ない状態に維
持できる利益がある。

第２の選択的スクランブル回路によれば、記録信号を一
のＰ　Ｒ（１，Ｑ、−１）エンコーダの出力信号から他
のＰ　Ｒ（１，Ｑ、−１）エンコーダの出力信号に切替
えるときに、スイッチ回路を介してその一のＰＲ（１，
Ｑ、−１）エンコーダの出力信号即ち記録信号をその他
のＰ　Ｒ（１，Ｑ、−１）エンコーダの入力側にフィー
ドバックすることができるので、常に正確な記録信号を
各Ｐ　Ｒ（１，Ｑ、−１）エンコーダの夫々の入力側に
フィードバックできる。従って、生成される記録信号に
変換誤差が混入することがない利益がある。

【図面の簡単な説明】

第１図は本発明の一実施例のデジタルＶＴＲの記録再生
部を示す構成図、第２図は第１図例中の選択的スクラン
ブル回路を示す構成図、第３図は第１図例中の選択的デ
スクランブル回路及びその周辺回路を示す構成図、第４
図及び第５図は夫々実施例のデジタル信号のフォーマッ
トを示す線図、第６図は実施例の動作の説明に供するタ
イミングチャート図、第７図は入力信号のチャンネルコ
ーディングの例を示す線図、第８図はチャンネルコーデ
ィング用のプリコーダの例を示す線図、第９図は従来の
デジタルＶＴＲの要部を示す構成図である。 （１６Ａ）〜（１６０）は夫々間系列発生回路、（１７
Ａ）〜（１７０）は夫々ｓｏｄ　２の加算器、（１８Ａ
）　〜（１８Ｄ）は夫々３人力のマルチプレクサ、（２
１Ａ）〜（２１０）は夫々プリコーダとしてのＰ　Ｒ（
１，０，−１）エンコーダ、（２６）はスイッチ回路Ｓ
Ｗ＋　、　（３１八）〜（３１０）は夫々ＤＳＶ計測回
路である。

Claims (1)

1. 【特許請求の範囲】 １、互いに異なる複数の擬似ランダム信号の発生回路と
   、入力信号を上記複数の擬似ランダム信号によって夫々
   スクランブルする複数の混合回路と、上記スクランブル
   に対応して上記複数の擬似ランダム信号を示す情報を夫
   々付加する複数の付加回路と、上記入力信号に夫々上記
   スクランブル及び上記情報の付加を施して成る複数の信
   号を夫々チャンネルコーディングする複数のプリコーダ
   と、該複数のプリコーダの夫々の出力信号の所定区間内
   の直流成分又はランレングスを計測する計測回路とを有
   し、 上記複数のプリコーダの夫々の出力信号の内で上記計測
   された値が最良となる出力信号を記録信号とするように
   したことを特徴とする選択的スクランブル回路。 ２、上記複数のプリコーダを夫々ＰＲ（１、０、−１）
   エンコーダより形成し、該複数のＰＲ（１、０、−１）
   エンコーダの夫々の出力信号の内の任意の出力信号を上
   記複数のＰＲ（１、０、−１）エンコーダの夫々にフィ
   ードバックするスイッチ回路を設け、上記記録信号を上
   記複数のＰＲ（１、０、−１）エンコーダの一のＰＲ（
   １、０、−１）エンコーダの出力信号から他のＰＲ（１
   、０、−１）エンコーダの出力信号に切替えるときに、
   初期設定用に上記一のＰＲ（１、０、−１）エンコーダ
   の出力信号を上記他のＰＲ（１、０、−１）エンコーダ
   にフィードバックするようにしたことを特徴とする請求
   項１記載の選択的スクランブル回路