SU915272A1 - Устройство для закодированных приема сигналов, с избыточностью 1 - Google Patents
Устройство для закодированных приема сигналов, с избыточностью 1 Download PDFInfo
- Publication number
- SU915272A1 SU915272A1 SU802881525A SU2881525A SU915272A1 SU 915272 A1 SU915272 A1 SU 915272A1 SU 802881525 A SU802881525 A SU 802881525A SU 2881525 A SU2881525 A SU 2881525A SU 915272 A1 SU915272 A1 SU 915272A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- block
- output
- inputs
- unit
- Prior art date
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Description
Изобретение относится технике связи и может использоваться для помехоустойчивого приема дискретных сигналов.
Известно устройство для приема сигналов, закодированных с избыточностью, содержащее объединенные по входу первый решающий блок и элемент задержки, выход которого подключен к входам блока сравнения через блок свертки, к другим входам которого подключен выход первого решающего блока через формирователь гипотетических сигналов, а также блок управления,^ выход которого подключен к одному из входов второго решающего блока и соответствующему входу блока свертки
Однако известное устройство имеет недостаточную помехоустойчивость.
Цель изобретения - повышение помет хоустой чи вости.
Поставленная цель достигается тем, что в устройство для приема сигналов,
2
закодированных с избыточностью, содер жащее объединенные по входу первый ре шающий блок и элемент задержки, выход которого подключен к входам блока сравнения через блок свертки, к другим входам которого подключен выход первого решающего бло,}<а через формирователь гипотетических сигналов; а также блок управления, выход которого подключен к одному из входов второго решающего блока и соответствующему входу блока свертки, введены детектор качества и блок ключей, при этом вход и дополнительный выход первого решающего блока подключены к соответствующим входам детектора ка- « чества, выход которого подключен к другому входу формирователя гипотетических сигналов и входу блока управления, другой выход которого подключен к· одному из входов блока ключей, к другим входам которого подключены соответствующие выходы формирователя гипотетических сигналов и выходы бло*
3 915272 4
ка сравнения, а выход блока ключей подключен к другому входу второго решающего блока.
На чертеже представлена структурная электрическая схема предлагаемого устройства.
Устройство содержит элемент 1 задержки, решающие блоки 2 и 3, детектор 4 качества, формирователь 5 гипотетических сигналов, блок 6 управления, блок 7 ключей, блок 8 свертки и блок 9 сравнения.
Устройство работает следующим образом.
Искаженные помехами элементы кабальных сигналов поступают на вход решающего блока 2, который принимает решение по каждому элементу с задержкой на один такт рабочей частоты дискретного канала и ошибается чаще, чем интенсивней помехи в канале связи.
1 ’
Одновременно с работой решающего блока 2 детектор 4 качества принимает решение о надежности принятия решения в блоке 2 по каждому элементу кодового слова. При недостаточной надежности приема элемента в блоке 2 детектор 4 качества выдает сигнал 'V, поступающий в формирователь 5 гипотетических сигналов, где происходит формирование последовательностей следующим образом. Если синхронно с поступлением решения о элементе ("1" или "О") сигнала "θ" с детектора 4 качества не·поступает , в столбце матрицы памяти формирователя 5 гипотетических сигналов записывается решение ("1" или "О"). Если же сигнал "О" поступил, элемент, поступающий с блока 2 во внимание не принимается, и в столбец матрицы записывается равное количество "О" и "1".
Сформированные формирователем 5 гипотетические сигналы 5^(ί) подаются на вторые входы блока 8 свертки для свертки "в целом" с искаженным помехами канальным сигналом 5 (ι), подаваемым на первые0 входы блока 8 свертки после предварительной задержки на элементе 1 задержки, устраняющем его временное рассогласование с гипотетическими сигналами.
Результаты сверток поступают в блок 9 сравнения, где входу с мак«имальным результатом свертки соответствует выходной сигнал "1" (а
всем остальным выходам "0" ) , разрешающий считывание с соответствующей строки матрицы формирователя 5 во второй решающий блок 3.
5 Выход детектора 4 качества соединен также с входом блока 6 управления, который подсчитывает количество поступающих сигналов "0", Если их количество не превышает корректирую10 щую способность использующегося в блоке 3 кода, он открывает своим выходом первый ключ блока 7 ключей, блокируя другие ключи, и элементы первой строки матрицы памяти посту15 пают во второй решающий блок 3, работающий в режиме исправления ошибок. В противном случае открывается ключ сигналом "1" из блока 9 сравнения и считываются элементы соответст20|ВУЮщей строки матрицы памяти.
1 Предлагаемое устройство позволяет повысить помехоустойчивость за счет использования канала обратной связи..
Claims (1)
- Формула изобретения25 Устройство для приема сигналов, закодированных с избыточностью, содержащее объединенные по входу первый решающий блок и элемент задержки, выход которого подключен к входам30 блока сравнения через блок свертки, к другим входам которого подключен · выход первого решающего блока через формирователь гипотетических сигналов, а также блок управления, выход которого подключен к одному из вхо35 дов второго решающего блока и соответствующему входу блока свертки, отличающееся тем, что, с целью повышения помехоустойчивости, в него введены детектор качества и40 блок ключей, при этом вход и дополнительный выход первого решающего блока подключены к соответствующим входам детектора качества, выход которого подключен к другому входу формирова45 теля гипотетических сигналов и входу блока управления, другой выход которого подключен к одному из входов блока ключей, к другим входам которого подключены соответствующие вы50 ходы формирователя гипотетических сигналов и выходы блока сравнения, а выход блока ключей подключен'к дру· гому входу второго решающего блока.Источникисинформации,|5 принятые во внимание при экспертизе 1, Авторское свидетельство СССР4’ £23489, кл'. Н 04 I 17/16, 1976 (прототип).915272
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802881525A SU915272A1 (ru) | 1980-02-06 | 1980-02-06 | Устройство для закодированных приема сигналов, с избыточностью 1 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802881525A SU915272A1 (ru) | 1980-02-06 | 1980-02-06 | Устройство для закодированных приема сигналов, с избыточностью 1 |
Publications (1)
Publication Number | Publication Date |
---|---|
SU915272A1 true SU915272A1 (ru) | 1982-03-23 |
Family
ID=20877317
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802881525A SU915272A1 (ru) | 1980-02-06 | 1980-02-06 | Устройство для закодированных приема сигналов, с избыточностью 1 |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU915272A1 (ru) |
-
1980
- 1980-02-06 SU SU802881525A patent/SU915272A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5122912A (en) | Signal processing apparatus selecting a scrambled signal having a desired dc component from among a plurality of scrambled signal obtained by scrambling an input-data signal with respective pseudo-random signals | |
US4158748A (en) | Apparatus for digital data synchronization | |
GB1497587A (en) | Compression of delta coded sequences | |
US4244051A (en) | Data communication method and apparatus therefor | |
EP0034036A3 (en) | Encoders and decoders for cyclic block codes | |
US4217660A (en) | Method and apparatus for the coding and decoding of digital data | |
US3457510A (en) | Modified duobinary data transmission | |
US4320511A (en) | Method and device for conversion between a cyclic and a general code sequence by the use of dummy zero bit series | |
SU915272A1 (ru) | Устройство для закодированных приема сигналов, с избыточностью 1 | |
SU590856A1 (ru) | Устройство приема информации по двум параллельным каналам св зи | |
SU788406A1 (ru) | Устройство приема дискретной информации с решающей обратной св зью | |
SU1438020A1 (ru) | Устройство передачи и приема сигнала изображени | |
SU1332560A2 (ru) | Устройство статистического кодировани и декодировани факсимильных сигналов | |
JPH02252334A (ja) | 選択的スクランブル回路 | |
US4003042A (en) | System for the transfer of two states by multiple scanning | |
SU932636A2 (ru) | Устройство дл обнаружени ошибок | |
SU902306A2 (ru) | Электронный тастатурный номеронабиратель | |
SU1152017A2 (ru) | Устройство дл приема и обработки избыточных сигналов | |
SU1522419A1 (ru) | Регенератор с квантовой обратной св зью | |
SU1104690A1 (ru) | Система передачи и приема телевизионного сигнала с помощью дифференциальной импульсно-кодовой модул ции | |
SU750749A1 (ru) | Формирователь кодовых комбинаций | |
SU716057A1 (ru) | Устройство дл предотвращени ошибок | |
SU396826A1 (ru) | Устройство исправления стираний | |
SU1403380A2 (ru) | Декодирующее устройство | |
SU1159166A1 (ru) | Устройство дл кодировани и декодировани дискретной информации |