SU915272A1

SU915272A1 - Устройство для закодированных приема сигналов, с избыточностью 1

Info

Publication number: SU915272A1
Application number: SU802881525A
Authority: SU
Inventors: Anatolij V Tovarnitskij; Yurij A Borodin; Anatolij V Korolev; Grigorij N Lavrik; Valerij S Sklyarov
Original assignee: Anatolij V Tovarnitskij; Yurij A Borodin; Anatolij V Korolev; Grigorij N Lavrik; Valerij S Sklyarov
Priority date: 1980-02-06
Filing date: 1980-02-06
Publication date: 1982-03-23

Description

Изобретение относится технике связи и может использоваться для помехоустойчивого приема дискретных сигналов.

Известно устройство для приема сигналов, закодированных с избыточностью, содержащее объединенные по входу первый решающий блок и элемент задержки, выход которого подключен к входам блока сравнения через блок свертки, к другим входам которого подключен выход первого решающего блока через формирователь гипотетических сигналов, а также блок управления,^ выход которого подключен к одному из входов второго решающего блока и соответствующему входу блока свертки

Однако известное устройство имеет недостаточную помехоустойчивость.

Цель изобретения - повышение помет хоустой чи вости.

Поставленная цель достигается тем, что в устройство для приема сигналов,

2

закодированных с избыточностью, содер жащее объединенные по входу первый ре шающий блок и элемент задержки, выход которого подключен к входам блока сравнения через блок свертки, к другим входам которого подключен выход первого решающего бло,}<а через формирователь гипотетических сигналов; а также блок управления, выход которого подключен к одному из входов второго решающего блока и соответствующему входу блока свертки, введены детектор качества и блок ключей, при этом вход и дополнительный выход первого решающего блока подключены к соответствующим входам детектора ка- « чества, выход которого подключен к другому входу формирователя гипотетических сигналов и входу блока управления, другой выход которого подключен к· одному из входов блока ключей, к другим входам которого подключены соответствующие выходы формирователя гипотетических сигналов и выходы бло*

3 915272 4

ка сравнения, а выход блока ключей подключен к другому входу второго решающего блока.

На чертеже представлена структурная электрическая схема предлагаемого устройства.

Устройство содержит элемент 1 задержки, решающие блоки 2 и 3, детектор 4 качества, формирователь 5 гипотетических сигналов, блок 6 управления, блок 7 ключей, блок 8 свертки и блок 9 сравнения.

Устройство работает следующим образом.

Искаженные помехами элементы кабальных сигналов поступают на вход решающего блока 2, который принимает решение по каждому элементу с задержкой на один такт рабочей частоты дискретного канала и ошибается чаще, чем интенсивней помехи в канале связи.

1 ’

Одновременно с работой решающего блока 2 детектор 4 качества принимает решение о надежности принятия решения в блоке 2 по каждому элементу кодового слова. При недостаточной надежности приема элемента в блоке 2 детектор 4 качества выдает сигнал 'V, поступающий в формирователь 5 гипотетических сигналов, где происходит формирование последовательностей следующим образом. Если синхронно с поступлением решения о элементе ("1" или "О") сигнала "θ" с детектора 4 качества не·поступает , в столбце матрицы памяти формирователя 5 гипотетических сигналов записывается решение ("1" или "О"). Если же сигнал "О" поступил, элемент, поступающий с блока 2 во внимание не принимается, и в столбец матрицы записывается равное количество "О" и "1".

Сформированные формирователем 5 гипотетические сигналы 5^(ί) подаются на вторые входы блока 8 свертки для свертки "в целом" с искаженным помехами канальным сигналом 5 (ι), подаваемым на первые⁰ входы блока 8 свертки после предварительной задержки на элементе 1 задержки, устраняющем его временное рассогласование с гипотетическими сигналами.

Результаты сверток поступают в блок 9 сравнения, где входу с мак«имальным результатом свертки соответствует выходной сигнал "1" (а

всем остальным выходам "0" ) , разрешающий считывание с соответствующей строки матрицы формирователя 5 во второй решающий блок 3.

5 Выход детектора 4 качества соединен также с входом блока 6 управления, который подсчитывает количество поступающих сигналов "0", Если их количество не превышает корректирую10 щую способность использующегося в блоке 3 кода, он открывает своим выходом первый ключ блока 7 ключей, блокируя другие ключи, и элементы первой строки матрицы памяти посту15 пают во второй решающий блок 3, работающий в режиме исправления ошибок. В противном случае открывается ключ сигналом "1" из блока 9 сравнения и считываются элементы соответст20|ВУЮщей строки матрицы памяти.

¹ Предлагаемое устройство позволяет повысить помехоустойчивость за счет использования канала обратной связи..

Claims

Формула изобретения

₂₅ Устройство для приема сигналов, закодированных с избыточностью, содержащее объединенные по входу первый решающий блок и элемент задержки, выход которого подключен к входам

₃₀ блока сравнения через блок свертки, к другим входам которого подключен · выход первого решающего блока через формирователь гипотетических сигналов, а также блок управления, выход которого подключен к одному из вхо³⁵ дов второго решающего блока и соответствующему входу блока свертки, отличающееся тем, что, с целью повышения помехоустойчивости, в него введены детектор качества и

⁴⁰ блок ключей, при этом вход и дополнительный выход первого решающего блока подключены к соответствующим входам детектора качества, выход которого подключен к другому входу формирова⁴⁵ теля гипотетических сигналов и входу блока управления, другой выход которого подключен к одному из входов блока ключей, к другим входам которого подключены соответствующие вы⁵⁰ ходы формирователя гипотетических сигналов и выходы блока сравнения, а выход блока ключей подключен'к дру· гому входу второго решающего блока.

Источники^синформации,

|5 принятые во внимание при экспертизе 1, Авторское свидетельство СССР

4’ £23489, кл'. Н 04 I 17/16, 1976 (прототип).

915272