JPH02247899A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体記憶装置に関し、 プログラム電流吸収用トランジスタの負担を軽くするこ
とにより、当該トランジスタのパターン面積を小さくし
て集積度を向上させることを目的とし、 出力端子に印加されたプログラム電流をビット線に供給
し、該ビット線に接続されたヒユーズあるいはＰＮ接合
からなるメモリセルを破壊してデータをプログラムする
半導体記憶装置であって、前記プログラム電流の経路上
に挿入されたダイオードを有し、該ダイオードをデータ
の読み出し時にのみ逆バイアスするバイアス手段を設け
て構成している。

〔産業上の利用分野〕

本発明は、半導体記憶装置に関し、特に、ヒユーズＲＯ
Ｍあるいはフィールド・プログラマブルＲＯＭなどの半
導体記憶装置に関する。

ヒユーズ（あるいはフィールド・プログラマブル）ＲＯ
Ｍ（以下、ＦＲＯＭという）は、メモリセルに設けられ
た金属性のヒユーズやＰＮ接合を破壊してデータをプロ
グラムするもので、高速である特長から例えばコンピー
タ内のマイクロプログラム保持用記憶装置として使用さ
れる。

〔従来の技術〕

第３図は従来例を示す図で、×４構成のＦＲＯＭを示す
図である。第３図において、１はアドレスバッファ、２
はデコーダドライバ、３はマルチプレクサ、４は出力回
路、５はチップイネーブル回路、６はメモリセルアレイ
、７は書込回路、８は分離回路、を表している。

データのプログラムは次のようにして行われる。

すなわち、１つのメモリセル（例えば図中のＭ、）を指
定するアドレス信号Ａ。−Ａ７を入力し、ＣＥ／ＰＶＣ
！端子９に書込許容信号ＰＶＣＥを印加して出力端子Ｏ
１〜０４の１つに７０ｍＡ／１５Ｖ程度のプログラム電
流Ｉ　ＰＩＩＧを流し込むと、Ｉ　ＰＲＧは、分離回路
８および書込回路７を介して１つのビット線（例えばＢ
、）に流し込まれ、このＢ、と先のアドレス信号で選択
されたワード線（例えばＷ、）との間に接続されたＭ、
のＰＮ接合を破壊したあと、デコーダドライバ２内の書
込電流吸収用トランジスタＴ、（Ｗ、に対応したもの）
に吸収される。

そして、プログラムされたデータの読み出しは、アドレ
ス信号Ａ、−Ａ、を入力し、ＣＥ／ＰＶ、Ｅ端子９にチ
ップイネーブル信号ＣＥを入力すると、アドレス信号に
応じた４つのメモリセル（例えばＭ１〜Ｍ４）からのデ
ータが出力端子０１〜０４から読み出される。

ところで、上記データのプログラムはＰＮ接合を破壊す
ることで行われており、このためのプログラム電流Ｉ　
ＰＩＩＧは比較的に高電圧、大電流である。したがって
、書込回路７を構成する回路素子は耐電圧、耐電流を考
慮して設計されており、その回路の容量は比較的に大き
い。こうした回路容量が出力端子に現れることは、読み
出し時の動作速度を低下させるので好ましくなく、この
ため、読み出し時には、書込回路７と出力端子との間を
アイソレーションする分離回路８が設けられる。

分離回路８は、Ｉ　ＰＲＧの流れの方向に対して順方向
に挿入さたダイオードＤＩと、このＤｌをＩＰＩＧの電
圧よりも低い電圧（例えばＶＣＣを利用した５■程度の
電圧）で逆バイアスするバイアス回路８ａと、を備える
もので、これらのＤＩ、バイアス回路８ａは、×４構成
のＦＲＯＭであれば４組設けられている。各々のバイア
ス回路８ａは、Ｄ、のカソードに側とＶＣＣとの間に、
電流制限抵抗Ｒ１およびＩ　ＰＲＧの逆流を阻止するダ
イオードＤ２を備えて構成されている。

このような分離回路８の構成によれば、バイアス回路８
ａによりり、が逆バイアスされるので、書込回路７と出
力端子との間をアイソレーションすることができ、書込
回路７の回路容量を出力端子に現わさないようにするこ
とができる。また、プログラム時においては、バイアス
回路８ａで作られるバイアス電圧よりも大きな電圧を有
するＩＰＲＧによりダイオードＤ、を順バイアスして、
出力端子からのＩ　ＰＲＧをメモリセルに供給すること
ができる。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体記憶装置にあっ
ては、プログラム時にもバイアス回路８ａが動作する構
成となっていたため、次に述べる理由から、プログラム
電流吸収用トランジスタのパターンを大きくせざるを得
す、集積度を高めるうえでの阻害要因となっていた。

通常、×ｎビット構成のＦＲＯＭの場合、Ｉ　ＰＲＧは
１ビツトずつ順次供給される。同時供給ではその供給数
だけプログラム電流吸収用トランジスタの負担が増える
からである。

今、×４ビット構成の場合を考える。第３図において、
１つのビットに供給された■、□は、メモリセル（例え
ばＭｌ）を破壊したあとプログラム電流吸収用トランジ
スタＴ１に流れ込むが、このトランジスタＴ、には、Ｉ
　ＰＲＧに加えて残りの３ビツト分のバイアス回路８ａ
からの電流Ｉａ。

１ｂ、Ｉｃも流れ込む。これは、バイアス回路８ａが常
に動作しているからで、■ｏ→Ｒ５→Ｄ２→残りの３ビ
ツトのメモリセル（Ｍ、〜Ｍ、）→プログラム電流吸収
用トランジスタＴ５、といった電流経路が形成されるか
らである。したがって、プログラム電流吸収用トランジ
スタは、プログラム時、例えば×４構成のＦＲＯＭであ
れば１つの１□。と３つの電流Ｉａ、　　Ｉｂ、　　Ｉ
ｃ　（これらの電流は、３つのメモリセルのブレークダ
ウン電流に相当する）との合計電流を負担しなければな
らず、そのパターン面積が大きなものとなっていた。

ちなみに、×８構成のＦＲＯＭの場合にプログラム電流
吸収用トランジスタが負担する電流量はおよそＩ　ＰＫ
Ｇの１．３５倍となり、プログラム電流吸収用トランジ
スタのパターン面積を３５％程度大きくしなければなら
なかった。このことは、ワード線ピッチが上記３５％に
相当して拡大されることを意味し、メモリセルアレイ６
の高集積化の妨げとなっていた。

本発明は、このような問題点に鑑みてなされたもので、
プログラム電流吸収用トランジスタの負担を軽くするこ
とにより、当該トランジスタのパターン面積を小さくし
て集積度を向上させることを目的としている。

〔課題を解決するための手段〕

本発明に係る半導体記憶装置は上記目的を達成するため
に、出力端子に印加されたプログラム電流をビット線に
供給し、該ビット線に接続されたヒユーズあるいはＰＮ
接合からなるメモリセルを破壊してデータをプログラム
する半導体記憶装置であって、前記プログラム電流の経
路上に挿入されたダイオードを有し、該ダイオードをデ
ータの読み出し時にのみ逆バイアスするバイアス手段を
設けて構成している。

〔作用〕

本発明では、データの読み出し時のみにバイアス発生手
段の動作が許容される。したがって、データの書込時（
プログラム時）において、ワード線に流し込まれる電流
がプログラム電流Ｉ　ＰＩＧのみとなり、プログラム電
流吸収用トランジスタの負担を軽くして当該トランジス
タのパターン面積を小さ（することができ、高集積化の
阻害要因を排除することができる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１．２図は本発明に係る半導体記憶装置の一実施例を
示す図であり、×４構成のＦＲＯＭに適用した例である
。

第１図において、１０は半導体記憶装置であり、半導体
記憶装置１０は、外部アドレス信号Ａ。−Ａ１を受けて
アドレス信号Ａｃおよびアドレス信号Ａ。

を出力するアドレスバッファ１１と、アドレス信号ＡＣ
を受けて多数のワード線の各々に対応して設けられた多
数のプログラム電流吸収用トランジスタのうち１つ（例
えばＴ、）を選択するデコーダドライバ１２と、アドレ
ス信号Ａｔに基づいてビット線を選択し、メモリセル内
のデータを読み出すマルチプレクサ１３と、チップイネ
ーブル信号ＣＥが人力されると出力回路１４をローイン
ピーダンスにして読み出しデータの外部出力を可能にす
るチップイネーブル回路１５と、書込許容信号ＰＶｃア
が入力されると出力端子ｏｌ〜０４に印加された書込プ
ログラム電流Ｉ　ＰＫＧをビット線に供給する書込回路
１６と、を備えるとともに、書込回路１６と出力端子Ｏ
１〜０４との間に分離回路１７を設けて構成している。

なお、１８はメモリセルアレイで、メモリセルアレイ１
８は多数のビット線およびワード線（代表してＢ＋　、
Ｗ＋を示す）の交差点にＰＮ接合のメモリセル（代表し
てＭ＋を示す）を接続して構成されている。

分離回路１７は、×４構成の場合、同一の４つの回路か
らなり、各回路は、Ｉ　ｌ’ｌＧの流れる方向に対して
順方向に押入さたダイオードＤＩＩを備えるとともに、
このＤｌｌのカソードに側と電源ｖｃ、との間に、スイ
ッチ素子Ｓｌｌ、電流制限抵抗Ｒ１，および阻止ダイオ
ードＤＩＥからなるバイアス手段１９を直列接続（接続
の順は限定されない）して構成されている。各バイアス
手段１９のスイッチ素子Ｓ１、は、スイッチ制御回路２
０からのオフ信号Ｖ、によってオフ状態にされ、スイッ
チ制御回路２０は書込許容信号ＰＶＣＥ印加時、すなわ
ちデータの書込時にＶ＋を出力する。したがって、バイ
アス手段１９はデータの読み出し時（ＰＶｃｔが印加さ
れないとき）のみにＤｌｌを逆バイアスするように動作
する。

このような構成において、データのプログラムは次のよ
うにして行われる。すなわち、アドレス信号Ａ０〜Ａ７
および書込許容信号ＰＶＣＥを入力し、出力端子Ｏ６〜
０４の１つに■□。を加えると、このＩＰＩＩＧは、分
離回路１７、書込回路１６を介してメモリセルアレイ１
８のメモリセル（例えばＭ、）に流し込まれ、メモリセ
ルＭ、のＰＮ接合を破壊したあと、デコーダドライバー
１２のプログラム電流吸収用トランジスタＴ１に吸収さ
れる。このとき、スイッチ制御回路２０からは■１が出
力されているので、バイアス手段１９の各スイッチ素子
Ｓｌｌはオフ状態にされている。すなわち、ＶＣＣとダ
イオードＤ、のカソード間がオーブンされているから、
プログラム電流吸収用トランジスタＴ＋に流し込まれる
電流はＩ□６だけとなり、プログラム電流吸収用トラン
ジスタＴ１はこのＩ　ＰＲＧのみを負担して吸収すれば
よい。したがって、プログラム電流吸収用トランジスタ
Ｔ、のパターン面積を小さくすることができ、集積度を
向上させることができる。

第２図は本発明に係る半導体記憶装置の第２実施例を示
す図である。第２図において、２２は代表して２つのプ
ログラム電流吸収用トランジスタＴ１゜。＋Ｔｌ６１を
有するデコーダドライバー、２３は代表して８つのメモ
リセルＭ１０゜〜Ｍ、。、を有するメモリセルアレイ、
２４は代表して４つの回路Ｃ＋ｏｏ　””　ＣＩ　０３
を有する書込回路、２５は代表して２つの回路Ｃ２゜。

＋Ｃ２゜、を有する分離回路で、分離回路２５の各回路
Ｃ８゜。＋Ｃ２゜１は、各々、ＭＯＳトランジスタから
なるスイッチ素子Ｓ、。。（第１実施例のＳ１１に相当
）、電流制限抵抗Ｒ１゜。およびダイオードＤＩ７１゜
からなるバイアス手段２６を備えるとともに、ダイオー
ドＤ　Ｉｏｌを備え、上記スイッチ素子３１０゜には、
第１実施例と同様なオフ信号■１が入力されている。す
なわちスイッチ素子３１００はこのＶｌによってデータ
のプログラム時にオフ状態にされるようになっている。

このような構成によっても、データルプログラム時に、
■。、とＤ　Ｉｏｌのカソード間とをオープンにするこ
とができ、プログラム電流吸収用トランジスタＴ１゜。

＋ＴＩ＠Ｉに吸収させる電流を出力端子０１＋Ｏｔから
のプログラム電流Ｉ　ｐＨ１のみとすることができる。

なお、上記各実施例ではメモリセルにＰＮ接合を用いて
いるが、これに限らず、金属ヒユーズであってもよい。

また、第２実施例では、ＭＯＳ）ランジスタからなるス
イッチ素子Ｓ、。。と電流制限抵抗Ｒ１゜。とを別部品
として示しているが、例えば比較的に高目のチャネル抵
抗のＭＯＳ）ランジスタを用いて、このトランジスタに
Ｓｌ。。とＲ冨・０の両方の機能を持たせてもよい。

〔発明の効果〕

本発明によれば、プログラム電流吸収用トランジスタの
負担を軽くすることができ、当該トランジスタのパター
ン面積を小さくして集積度を向上させることができる。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の第１実施例を示
すその構成図、 第２図は本発明に係る半導体記憶装置の第２実施例を示
すその構成図、 第３図は従来の半導体記憶装置を示すその構成図である
。 ０１〜０４・・・・・・出力端子、 Ｉ　ＰＩＩＧ・・・・・・プログラム電流、Ｂ、・・・
・・・ビット線、 Ｍ、、Ｍ、０゜〜Ｍ１゜７・・・・・・メモリセル、Ｄ
、、、Ｄ、。１　・・・・・・ダイオード、１９．２６
・・・・・・バイアス手段。

Claims (1)

1. 【特許請求の範囲】 出力端子に印加されたプログラム電流をビット線に供給
   し、 該ビット線に接続されたヒューズあるいはＰＮ接合から
   なるメモリセルを破壊してデータをプログラムする半導
   体記憶装置であって、 前記プログラム電流の経路上に挿入されたダイオードを
   有し、該ダイオードをデータの読み出し時にのみ逆バイ
   アスするバイアス手段を設けたことを特徴とする半導体
   記憶装置。