JPH02242437A - エミュレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＥＥＰＲＯＭ　（エレク１ヘリカリ・イレー
ザブル・アンド・プログラマブル・リーｌ−・オンリ・
メモリ）のような電気的に書換え可能な不揮発性半導体
記憶装置を内蔵して成るマイクロコンピュータチップを
用いるシステムを評価するためのエミュレータ、さらに
はその不揮発性半導体記憶装置に対する書き込み手順な
どを含めたユーザプログラムなどのテハッグ時における
斯る不揮発性半導体記憶装置の寿命予測や不所望な破壊
を防止する技術に関し、例えばアプリケーション・スペ
シフィック形式でシステム・オン・チップ化されたマイ
クロコンピュータを利用するシステムの評価に適用して
有効な技術に関する。

〔従来技術〕

中央処理装置と共に周辺回路及びメモリを内蔵するマイ
クロコンピュータの中には、その用途に応してＥ　Ｅ　
Ｐ　Ｒ，ＯＭを内蔵するものかある。例えば、テレビジ
ョン・センＩ−やビデオ・テープ・レコーダの選局制御
用のマイクロコンピュータであり、ＥＥＰＲＯＭには電
源かカッ１〜される直前のチューニングされた選局情報
や予約された選局情報などが保持される。このようなＥ
　Ｅ　Ｉ）　Ｒ，ＯＭ内蔵のマイクロコンピュータを利
用したシステムの評価、即ちそのＥＥＰＲＯＭに対する
書き込み手順などを含めたユーザプログラムのデバッグ
は、エミュレータを用いて行う。

ここで、エミュレータは、評価対象とされるターゲット
システムに含まれるマイクロコンピュータ（以下単にタ
ーゲソータマイクロコンビ二一タとも記す）の機能を代
行しながらシステムデバッグを可能とするものであり、
ターゲラ１〜マイクロコンピユータと同等の機能を持つ
評価チップを備え、この評価チップにソフトウェアデバ
ッグ対象とされるユーザプログラムを実行させてターゲ
ットシステムを代行制御する。このとき、ホストプロセ
ッザを実装したホストシステムを介してニーザブ０グラ
ムの内容を任意に変更したりして、その制御状態を１−
レースし、所定のブレークポイン１−でそのトレース結
果を確認可能にしながらターゲットシステｌ＼のソフト
ウェアデバッグを支援する。

このようにエミュレータはユーザプログラムによって実
際にターゲットシステムを動作させながらそのソフトウ
ェアデバッグもしくはシステムデバッグを支援する。

尚、エミュレータについて記載された文献の例としては
昭和６３年１０月１日に日立マイクロコンピュータエン
ジニアリング株式会社発行の日立マイコン技報第２巻第
２号（Ｐ２１〜Ｐ２７）がある。

〔発明が解決しようとする課題〕

ところで、ＥＥＰＲＯＭはそのメモリセル構造によって
ＭＮＯＳ　（メタル・ナイトライド・オキサイド・セミ
コンダクタ）型やフローティングゲート型に大別され、
前者は、基板もしくはウェル領域から薄い酸化膜（Ｓｉ
Ｃ２膜）を通して電子を１ヘンネリングさせ、この電子
をその酸化膜と窒化膜（３ｉ３Ｎ４膜）との界面近傍の
１へランプ領域に蓄えて書き込みを行い、消去は書き込
みと逆方向の電界を形成して上記１−ランプ領域に正孔
を注入することにより行われる。後者のフローティング
ゲート型メモリセルは、同様に薄い酸化膜を通して電子
や正孔をトンネリングさせるが、その電子や正孔は酸化
膜上のフローティングゲ−１・に注入される。このよう
な不揮発性メモリ素子は、船釣に書き込み・消去を繰り
返すと、電界によるストレスによりシリコンと酸化膜の
界面近傍に界面順位が形成され、バックトンネリングが
起こってデータ保持特性が徐々に劣化する。このような
ＥＥＰＲＯＭの消去及び書き込み回数の保証は１０４〜
１０５回程度で、データ保持年数１０年を保証するもの
が多い。

しかしながら、エミュレータを使用するのは、ターゲッ
トシステムのラフ１〜ウエア／ハードウエアのデバッグ
段階であるから、ユーザプログラムに起因するＣＰＵの
暴走などにより、不所望にＥＥＰＲＯＭの消去及び書き
込みが発生して、容易にＥＥＰＲＯＭの消去及び書き込
み可能回数を超える虞がある。このようにしてＥ　Ｅ　
Ｐ　ＲＯＭの寿命が尽きるとこれを交換しなければなら
ないが、評価チップにＥＥＰＲＯＭが内蔵されている場
合には高価な評価チップそれ自体を交換しなければなら
ない。

また、Ｅ　Ｅ　Ｆ　ＲＯＭ内蔵のマイクロコンピュータ
を利用したシステムの評価をエミュレータを用いて行う
場合には、最終段階でＥＥＰＲＯＭの消去及び書き込み
回数をチエツクしておかなければ、デバッグ完了後の製
品システムにおいてＥＥＰＲＯＭが許容値を超える消去
及び書き込みを繰り返して予想外に速い時期にＥ　Ｅ　
Ｐ　ＲＯＭの寿命が尽きてしまう事態を引き起こす。

本発明の目的は電気的に書換え可能な不揮発性半導体記
憶装置内蔵のマイクロコンピュータを利用したシステム
の評価に際して、ユーザプログラムの暴走などによりそ
の不揮発性半導体記憶装置の寿命が不所望な書換え動作
によって容易に尽きてしまうことを防止することができ
るエミュレータを提供することにある。

本発明の別の目的は、電気的に書換え可能な不揮発性半
導体記憶装置の書換え回数を容易に調べることができる
エミュレータを提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、評価チップとは別チップで構成され、又は評
価チップと同一チップ内に構成された電気的に書換え可
能な不揮発性半導体記憶装置の書換え回数を計数すると
共に、この計数値が所定値に達したときにその評価チッ
プにブレーク信号を与えてエミュレーションを止めるた
めの制御手段を設けてエミュレータを構成するものであ
る。

このとき、評価チップに含まれる中央処理装置の暴走な
どによって」−起工揮発性半導体記憶装置が絶対に破壊
されないようにするには、また、斯る中央処理装置の暴
走などによる上記不揮発性半導体記憶装置の破壊を全く
意識せずにデバッグを可能にするには、その不揮発性半
導体記憶装置を電気的に書換え可能な揮発性メモリセル
構造に変えるとよい。

また、書換え回数のチエツクを容易化するには、上記制
御手段による計数値を格納可能な記憶手段を設け、ブレ
ーク信号が発生する度にその計数値を記憶手段に保持さ
せるようにするとよい。

〔作　用〕 上記した手段によれば、エミュレータの動作時に電気的
に書換え可能な不揮発性半導体記憶装置の書換え回数を
計数することは、エミュレータに内蔵されるその不揮発
性半導体記憶装置の書換え回数を容易にチエツクするこ
とを可能にし、これによって、システム評価完了後の製
品システムにおいて電気的に書換え可能な不揮発性半導
体記憶装置が許容値を超える消去及び書き込みを繰り返
して予想外に速い時期に寿命が尽きてしまう事態を防止
すると共に、電気的に書換え可能な不揮発性半導体記憶
装置内蔵のマイクロコンピュータを利用したシステムの
評価に対する信頼性を向上させる。

また、評価チップや評価セルチップに含まれる電気的に
書換え可能な不揮発性半導体記憶装置の書換え回数が所
定値に達したとき評価チップに含まれる中央処理装置に
ブレーク信号を与えて少なくともユーザプログラムの実
行を停止させることにより、評価中のユーザプログラム
に起因する中央処理装置の暴走などによりその不揮発性
半導体記憶装置の寿命が不所望な書換え動作によって容
易に尽きてしまうことを防止する。

〔実施例〕

第１図には本発明の一実施例であるエミュレータのブロ
ック図が示される。同図に示されるエミュレータ１は、
アプリケーション・スペシフィック形式で展開されるシ
ステム・オン・チップ型のマイクロコンピュータをサボ
ーｈするものであり、ＣＰＵ　（セントラル・プロセッ
シング・ユニット）をコアとするアプリケーション・ス
ペシフィック化により変化する固有部分としてのエミュ
レータボックス２と、アプリケーション・スペシフィッ
ク化に影響されない共通部分としてのエミュレータ本体
３から成る。

ここで先ず、完成されたシステムとしての実際の応用シ
ステムに搭載される実チップと、システム完成前の評価
に利用される評価チップについて第３図を参照しながら
説明する。第３図において４はマイクロコンピュータと
しての実チップであり、アプリケーション・スペシフィ
ック形式で展開されるマイクロコンピュータに共通のＣ
ＰＵ（セントラル・プロセッシング・ユニット）５と選
局情報を保持するＥＥＰＲＯＭ６、さらに必要に応して
採用される図示しないその他の周辺回路が１つの半導体
チップに形成されている。この実チップ４を用いるシス
テムの評価には、特に制限されないが、上記ＣＰＵ５と
エミュレーションのために特別に必要な信号入出力機能
やその制御論理を追加して成る評価チップ９と、上記Ｅ
ＥＰＲＯＭ６のような周辺回路を個別的に含むと共にエ
ミュレーションのために特別に必要な機能や論理を追加
して成る評価セルチップ７が用意されている。第３図に
はＥ　Ｅ　Ｐ　ＲＯＭ　６を含む評価セルチップ７が代
表的に示されている。

上記エミュレータボックス２には評価チップ９が搭載さ
れ、そのユーザ側インタフェースはインタフェースケー
ブル］Ｏを介してターゲットシステム１１の実チップ搭
載領域に結合されている。

上記評価チップ９のエミュレータ側インタフェースはエ
ミュレーションバス１２に結合され、このエミュレーシ
ョンバス１２には、ターゲットシステムのメモリが充分
に用意されていないような場合にユーザプログラムやユ
ーザのデータ格納領域として貸し出される貸し出しメモ
リ回路１３、評価チップ９をシステム動作させる場合の
動作プログラムを格納したシステムプログラムメモリ１
４、評価チップ９のシステム動作のためのワーク領域と
して利用されるＲ　Ａ、　Ｍで成るようなワークメモリ
１５、及び上記評価セルチップ７が結合されている。

上記エミュレーションバス１２は、途中で図示しないコ
ネタ等を介してエミュレータ本体３まで延在され、評価
チップ９がユーザプログラムを実行しているときの制御
状態などを監視し、その状態が予め設定されている状態
に到達したときにユーザプログラムの実行動作（エミュ
レーション動作）任停止させるためのブレーク条件の一
致検出信号ＥＴを形成するブレークコントロール回路２
１、評価チップ９がユーザプログラムを実行していると
きにターゲットシステム１１との間でやりとりされるデ
ータやアドレスさらには制御情報を逐次１ヘレースして
蓄えるトレース回路２２、さらにエミュレータボックス
２の貸し出しメモリ回路１３では足りない場合に使用す
る大容量貸し出しメモリ１３′及びデュアルポー１へ機
能を持つシェアードＲＡＭ２３等が結合され、それらは
コントロールバス２４にも結合されている。このコント
ロールバス２４には、エミュレータ１全体の制御を司る
ホストプロセッサ２５、このホストプロセッサ２５の動
作プログラムが格納されたホストプログラムメモリ２７
、ホストプログラムによって動作されるホストプロセッ
サ２５のワーク領域として利用されるＲ、　Ａ　Ｍで成
るようなワークメモリ２８、外部のフロッピー・ディス
タ・ドライバ２６を制御するためのフロッピー・ディス
ク・コントローラ２９、及びワークテスーションによっ
て構成されるようなシステム開発装置３０に接続可能な
ホストインタフェース３１が結合されている。

尚、上記シェアードＲＡＭ２３は、ユーザプログラムの
非実行中にエミュレーションバス１２とコントロールバ
ス２４との間で各種制御情報やデータをやりとりするた
めのバッファメモリとして機能する 次に、上記ＥＥＰＲＯＭ６の寿命予測やＥＥＰＲＯＭ６
の不所望な破壊を防止するための構成を説明する。

上記評価セルチップ７は書換え動作毎ビジー信号ＢＵＳ
Ｙをアサートする。上記ＥＥＦＲＯＭ６の寿命予測やＥ
ＥＦＲＯＭ６の不所望な破壊を防止するため、そのビジ
ー信号ＢＵＳＹのアサ−１〜回数を計数し、この計数値
が所定値に達したとき計数一致検出信号ＥＣを出力する
カウンタ回路１８、及びこのカウンタ回路１８の計数一
致検出信号ＥＣや上記ブレークコントロール回路２１か
ら与えられるブレーク条件の一致検出信号ＥＴなどを受
け、その何れかがアサートされると、評価チップ９に対
してブレーク信号ＢＲＥＡＫをアサートする制御論理回
路２０が設けられている。上記カウンタ回路１８には、
第２図に示されるようにシステムプログラムに基づいて
動作するときのＣＰＵ５によってデータの初期設定可能
なレジスタ４０と、ビジー信号ＢＵＳＹのアサート回数
を計数すると共に、システムプログラムに基づいて動作
するＣＰＵ５によってその計数値が読み出し可能にされ
ているカウンタ４１と、上記レジスタ４０の設定値とカ
ウンタ４１の計数値の一致を判定して計数一致信号ＥＣ
を出力するコンパレータ４２を含んで成る。また、」１
記カウンタ回路１８は、単にカウンタに設定値の補数を
設定、カウンタのオーバーフロー信号（キャリー信号）
を信号ＥＣとすることによって構成してもよい。制御論
理回路２ｏは、計数一致検出信号ＥＣがアサートされる
と、ブレーク信号ＢＲＥＡＫを評価チップ９にアサート
する。ブレーク信号Ｂ　ＲＥ　Ａ　Ｋがアサートされる
と、ＣＰＵ５はシステムプログラムによって指示される
所定の制御状態に分岐される。従って、ユーザプログラ
ムの実行時にブレークされればユーザプログラムの実行
は停止される。ＣＰＵ５がブレークされたときの制御手
順は適宜決定されるが、本実施例においては、そのとき
のカウンタ４１の値を読み出してワークメモリ１５に格
納する処理を含んでいる。尚、第４図には、評価チップ
９、評価セルチップ７、カウンタ回路１８、及び制御論
理回路２０などの関係が概略的に示されている。

次に本実施例のエミュレータ１の動作を評価セルチップ
７の状態に着目して説明する。

例えばＥＥＰＲＯＭ６に対する消去及び書き込み手順な
どを含むユーザプログラムの評価を行うとき、上記レジ
スタ４０には、特に制限されないが、カウンタ４１によ
る最大計数値以下の範囲で所定値を設定しておく。この
状態でＣＰＵ５がユーザプログラムを実行し、その途上
でＥＥＰＲ○Ｍ６の消去及び書き込み動作が発生すると
、その度にビジー信号ＢＵＳＹがアサートされ、カウン
タ４１がこのアサート回数を計数すると共に、この計数
値とレジスタ４ｏの設定値との一致をコンパレータ４２
が監視する。

この状態で、例えばソフトウェアデバッグ対象のユーザ
ープログラムに起因してＣＰＵ５が暴走し、ＥＥＰＲＯ
Ｍ６に不所望な消去及び書き込み動作が繰返し発生する
と、カウンタ４１の計数値が順次インクリメントされ、
その計数値がレジスタ４０の設定値に一致したところで
評価チップ９にブレーク信号ＢＲＥＡＫがアサートされ
、ＣＰＵ５によるユーザプログラムの実行が停止される
。

即ち、ユーザプログラムの暴走によってＥＥＰＲＯＭ６
の消去及び書き込みが不所望に発生しても、その消去及
び書き込み回数が当該可能回数を超えてその寿命が一瞬
に尽きてしまう前にユーザプログラムによるＣＰＵ５の
暴走状態が停止される。

このようにしてブレークされたときにはカウンタ４１の
計数値はワークメモリ１５の所定領域に格納され、トー
タルで何回の消去、書き込みが行われたかを計数する。

尚、システムプログラムに従ってＣＰＵ５がＥＥＰＲＯ
Ｍ６を書き換えるときにもカウンタ回路１８の動作は停
止されないようになっているから、ユーザプログラム以
外でのＥＥＰＲ，０Ｍ６への消去及び書き込みもカウン
トすることができる。

また、システムデバッグ時にブレークコントロール回路
２１から条件一致検出信号ＥＴがアサートされてＣＰＵ
５によるユーザプログラムの実行が停止されると、ＣＰ
Ｕ５はそのときのカウンタ４１の計数値を読み出してワ
ークメモリ１５の所定領域に格納する。尚、ブレーク状
態が解除されて再びユーザプログラムが実行されるとき
にはカウンタ４１はリセットされる。ユーザプログラム
を順次実行していくとき、その途上で発生するブレーク
状態毎にカウンタ４］の計数値を逐次蓄えていくことに
より、システムデバッグの最終段階ではＥＥＰＲＯＭ、
６に対する消去書き込み回数をチエツクするとことがで
き、これにより、デバッグ完了後の製品システムにおけ
るＥＥＰＲＯＭ６の寿命を予測することができ、製品シ
ステム全体の寿命に対するＥＥＰＲＯＭの寿命を正確に
把握することができるようになる。また、デバッグの途
中でもＥＥＰＲＯＭ６の寿命を予測することができるた
め、寿命が尽きたＥＥＰＲＯＭ６をそのまま使用してシ
ステムデバッグを継続する虞がなくなる。

第５図にはＣＰＵ５とＥＥＰＲＯＭ６を同一半導体チッ
プに形成して成る評価チップ４５を用いたエミュレータ
の概略的な構成例が示される。この場合にビジー信号Ｂ
ＵＳＹは直接評価チップ４５からカウンタ回路１８に与
えられる。特に斯る構成は、実チップがアプリケーショ
ン・スペシフィック形式で展開されないような場合に好
適である。即ち、多岐に亘って品種展開されることのな
い実チップに含まれる周辺回路毎に複数の評価セルチッ
プを個別的に用意する手間が省けるからである。

第６図には第３図に示される評価セルチップ７のＥＥＰ
ＲＯＭ６を例えばＳＲＡＭ（スタティック・ランダム・
アクセス・メモリ）４６に変更して成る評価セルチップ
４７を用いた例が示される。

この評価セルチップ４７は外部から見たときＥＥＰＲＯ
Ｍ６と同様の手順もしくは同様の動作モードでアクセス
されるようになっており、例えば、ＥＥＰＲＯＭ６がバ
イト単位でアクセスされる場合にはこれに対応してＳＲ
ＡＭをアクセスするようなデータラッチ回路や、さらに
ＥＥＰＲＯＭ６のための外部制御信号を内部でＳＲＡＭ
４６のための制御信号に論理変換したり、その他のタイ
ミングをＥＥＰＲＯＭ６と同様にするための回路が含ま
れている。このようにメモリセル構造をＳＲＡＭのメモ
リセル構造にすると、システムデバッグ時における消去
及び書き込み回数の制限がなくなるため、ＣＰＵ５の暴
走による評価セルチップ４７の破壊を全く意識せずにシ
ステム評価を行うことができる。実チップ４に含まれる
べきＥＥＰＲＯＭ６の寿命予測という点に関しては上記
実施例と同様である。

また、第７図に示されるように、評価セルチップ４７の
回路構成を全て評価チップ４８に取り込むこともできる
。

上記実施例によれば以下の作用効果を得るものである。

（１）ソフトウェアデバッグ段階にあるユーザープログ
ラムの状態に起因してＣＰＵ５が暴走し、評価セルチッ
プ７のＥＥＰＲＯＭ６に不所望な消去及び書き込み動作
が繰返し発生すると、カウンタ４１の計数値が順次イン
クリメントされ、その計数値がレジスタ４ｏの設定値に
一致したところで評価チップ９にブレーク信号ＢＲＥＡ
Ｋがアサトされ、ＣＰＵ５によるユーザプログラムの実
行が停止されるから、ユーザプログラムの暴走によって
ＥＥＰＲＯＭ６の消去及び書き込みが不所望に発生して
も、その消去及び書き込み回数が当該ＥＥＰＲＯＭ６の
消去及び書き込み可能回数を超えてその寿命が一瞬に尽
きる前にユーザプログラムによるＣＰＵ５の暴走状態を
停止させることができる。

（２）上記作用効果により、ＣＰＵ５が暴走してもその
都度ＥＥＰＲＯＭ６を含む評価セルチップ７や評価チッ
プ４５を交換しなくてもよくなる。

（３）システムデバッグ時にブレークコン１−ロール回
路２１から条件一致検出信号ＥＴがアサートされてＣＰ
Ｕ５によるユーザプログラムの実行が停止されると、Ｃ
ＰＵ５はそのときのカウンタ４１の計数値を読み出して
ワークメモリ１５の所定領域に格納する。即ち、ユーザ
プログラム髪順次実行していくとき、その途」二で発生
するブレーク状態毎にカウンタ４１の計数値が逐次蓄え
られていく。これにより、システムデバッグの最終段階
ではＥＥＰＲＯＭ６やＳＲＡＭ４６に対する消去書き込
み回数をチエツクするとことができ、これにより、デバ
ッグ完了後の製品システムにおけるＥＥＰＲＯＭ６の寿
命を予測することができ、製品システム全体の寿命に対
するＥＥＰＲＯＭの寿命を正確に把握することができる
ようになり、ＥＥＰＲＯＭ６を内蔵した実チップ４を利
用するシステムの評価に対する信頼性を向上させること
ができる。

（４）ｌ記作用効果（３）により、デバッグの途中でも
ＥＥＰＲＯＭ６の寿命を予測することができるため、寿
命が尽きたＥＥＰＲＯＭ６をそのまま使用してシステム
デバッグを継続する虞がなくなる。

（５）ＣＰＵ５とＥＥＰＲＯＭ６又はＳＲＡＭ４６など
を同一半導体チップに形成して成る評価チップ４５．４
−８を用いると、実チップ４がアプリケーション・スペ
シフィック形式で展開されないような場合には、多岐に
亘って品種展開されることのない実チップに含まれる周
辺回路毎に複数の評価セルチップを個別的に用意する手
間を省くことができる。

（６）ＥＥＰＲＯＭ６を含む評価セルチップ７を評価チ
ップ９とは別チップで構成することにより、仮りにＥＥ
ＰＲＯＭ６の寿命が尽きても相対的に高価な評価チップ
９を交換しないでも済む。

（７）実チップ４に含まれる周辺回路としてのＥＥＰＲ
ＯＭ６をＴＴＬ回路などで構成せずに半導体チップとし
て構成することによりエミュレータの小型化を図ること
ができる。特に、アプリケーション・スペシフィック形
式で展開されるマイクロコンピュータに関しては、特別
に評価セルチップを形成しても、少なくともそれは品種
展開される全てのマイクロコンピュータをサポートする
エミュレータに汎用利用することができるから、そのよ
うなチップを形成することは手間ではない。

以」二本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
することができる。

例えば、上記実施例で説明したカウンタ回路１８の機能
はブレークコントロール回路に含めてもよい。また、エ
ミュレータの構成は上記実施例に限定されず適宜変更す
ることができる。例えば、ホスＩ・プロセッサ２５の機
能を、システムプログラムに従って動作する評価チップ
に担わせてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＥＰＲＯＭを内蔵
するアプリケーション・スペシフィックマイクロコンピ
ュータをサポートするエミュレータに適用した場合につ
いて説明したが、本発明はそれに限定されるものではな
く、各種エミュレータに広く適用することができる。本
発明は少なくとも電気的に書き込み消去可能な不揮発性
半導体記憶装置を含むマイクロコンピュータのシステム
評価をサポートする条件のものに適用することができる
。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、評価チップとは別チップで構成され、又は評
価チップと同一チップに構成された電気的に書換え可能
な不揮発性半導体記憶装置の書換え回数を計数すること
により、システム評価時に、電気的に書換え可能な不揮
発性半導体記憶装置の書換え回数を容易にチエツクする
ことができるようになり、これによって、システム評価
完了後の製品システムにおける電気的に書換え可能な不
揮発性半導体記憶装置の寿命を予測することができ、製
品システム全体の寿命に対するその電気的に書換え可能
な不揮発性半導体記憶装置の寿命を正確に把握すること
ができ、電気的に書換え可能な不揮発性半導体記憶装置
内蔵のマイクロコンピュータを利用するシステムの評価
に対する信頼性を向」ニさせることができるという効果
がある。

そして、評価チップや評価セルチップに含まれる電気的
に書換え可能な不揮発性半導体記憶装置の書換え回数が
所定値に達したとき、評価チップによるユーザプログラ
ムの実行を停止させることにより、評価チップ内中央処
理装置の暴走などによりその不揮発性半導体記憶装置の
寿命が不所望な書換え動作によって容易に尽きてしまう
ことを防止することができるという効果がある。

また、評価チップや評価セルチップ内蔵の不揮発性半導
体記憶装置を電気的に書換え可能な揮発性メモリセル構
造に変えると、ユーザプログラムの暴走などによる上記
不揮発性半導体記憶装置の破壊を全く意識せずにシステ
ム評価を行うことができる。

また、制御手段による計数値を、ブレーク信号が発生す
る度に記憶手段に保持させるようにすることにより、書
換え回数のチエツクを容易化することができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるエミュレータのブロッ
ク図、 第２図はＥＥＰＲＯＭの寿命予測などに利用するカウン
タ回路の一例を示すブロック図、第３図は実チップと評
価チップ並びに評価セルチップの関係を示す説明図、 第４図は第１図のエミュレータにおいてＥＥＦＲＯＭの
寿命予測などを行うための回路構成を概略的に示すブロ
ック図、 第５図はＥＥＦＲＯＭを内蔵した評価チップを用いる場
合のエミュレータの概略ブロック図、第６図はＥＥＰＲ
ＯＭに代えてＳＲＡＭを内蔵する評価セルチップを用い
る場合のエミュレータの概略ブロック図、 第７図は第６図においてＳＲＡＭを内蔵する評価セルチ
ップの構成を評価チップに取り込んだ場合のエミュレー
タの概略ブロック図である。

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置とこれによってアクセス制御される電
   気的に書換え可能な不揮発性半導体記憶装置とを含んで
   成るマイクロコンピュータチップを用いるターゲットシ
   ステムをシステムデバッグするためのエミュレータであ
   って、上記マイクロコンピュータチップに代わってター
   ゲットシステムを代行制御可能な中央処理装置を含む評
   価チップと、この評価チップとは別の半導体チップに形
   成されていてその評価チップのアクセス制御を受ける電
   気的に書換え可能な不揮発性半導体記憶装置を含む評価
   セルチップと、この評価セルチップの書換え回数を計数
   すると共に、この計数値が所定値に達したときその評価
   チップにエミュレーションを停止させるブレーク信号を
   与えるための制御手段とを含んで成るエミュレータ。 ２、中央処理装置とこれによってアクセス制御される電
   気的に書換え可能な不揮発性記憶装置とを含んで成るマ
   イクロコンピュータチップを用いるターゲットシステム
   をシステムデバッグするためのエミュレータであって、
   上記マイクロコンピュータチップに代わってターゲット
   システムを代行制御可能な中央処理装置とこの中央処理
   装置のアクセス制御を受ける電気的に書換え可能な不揮
   発性半導体記憶装置を同一半導体チップに形成した評価
   チップと、評価チップに含まれる不揮発性半導体記憶装
   置の書換え回数を計数すると共に、この計数値が所定値
   に達したときその評価チップにブレーク信号を与えるた
   めの制御手段とを含んで成るエミュレータ。 ３、上記評価チップ又は評価セルチップに含まれる不揮
   発性半導体記憶装置を、電気的に書換え可能な揮発性メ
   モリセル構造に変更して成る請求項１又は２記載のエミ
   ュレータ。 ４、上記評価チップのブレーク時に上記制御手段段によ
   る計数値を格納可能な記憶手段を設けた請求項１乃至３
   の何れか１項に記載のエミュレータ。