JPH02241108A - パルス挿入回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く本発明の産業上の利用分野〉 本発明は、パルス列に任意にパルスを挿入するパルス挿
入回路に関する。

〈従来技術〉 例えば、ＰＮ符号（擬似雑音符号）で変調した信号の送
受を行なうシステム等で、受信側のＰＮ符号発生器のＰ
Ｎ符号の位相を進めて、送信側のＰＮ符号との位相合わ
甘等を行なうような場合、従来はクロックパルスの周波
数を微調整したり、クロックパルスの周波数をてい倍し
て、ＰＮ符号発生器に出力していた。

〈発明が解決しようとする課題〉 しかしながら、前記のようにクロック周波数の微調整や
てい倍する方法では、正確に符号の位相シフトができず
効率のよい受信ができなかった。

このため、クロックパルスに対して１個あるいは所定数
のパルスを正確に挿入できるパルス挿入回路の実現が望
まれていた。

本発明はこの課題を解決したパルス挿入回路を提供する
ことを目的としている。

く課題を解決するための手段〉 前記課題を解決するために本発明の第１のパルス挿入回
路は、 クロックパルスの立上りに同期する第１の微分パルスを
出力する第１の微分回路と、 クロックパルスの立下りに同期づ−る第２の微分パルス
を出力する第２の微分回路と、 パルス挿入信号を受けて出力を所定レベルにセットする
セット回路と、 セット回路の出力が所定レベルにセットされたことをり
Ｄツクパルスの立上りまたは立下りで検知してクロック
パルスの１周期に等しい幅のゲートパルスをクロックパ
ルスの立上りまたは立下りに同期して出力するとともに
ゲートパルス出力時にセット回路をリセットするゲート
パルス発生回路と、 ゲートパルスを受けている間だけ第２の微分パルスを通
過させるゲート回路と、 第１の微分パルスとゲート回路を通過した第２の微分パ
ルスとの論理和を出力する論理和回路とを備えている。

また、本発明の第２のパルス挿入回路では、前記ゲート
パルス発生回路に対してクロックパルスの代わりに、こ
のクロックパルスを設定された分周比で分周する分周器
からの分周パルスを入力している。

〈作用〉 したがって、セット回路の出力がパルス挿入信号によっ
て所定レベルになると、ゲートパルス発生回路からのゲ
ートパルスがクロックパルスまたは分周パルスの１周期
の間だけゲート回路に出力され、１個あるいは分周器の
分周比に応じた数の第２の微分パルスがゲート回路から
出力され、論理和回路で第１の微分パルスの間に挿入さ
れて出力される。

く本発明の第１の実施例〉（第１〜２図）以下、図面に
基づいて本発明の一実施例を説明する。

第１図はパルス挿入信号を受けてクロツクパルスに対し
て１個のパルスを挿入する一実施例のパルス挿入回路を
示す図である。

図において、１０はクロックパルスをコンデンサＣと抵
抗Ｒで微分してバッファ回路１１よりクロックパルスの
立上りに同期した第１の微分パルスを出力する第１の微
分回路である。

１２は、クロックパルスをインバータ１３で反転した反
転出力をコンデンサＣと抵ＭＲで微分してクロックパル
スの立下りに同期した第２の微分パルスを出力する第２
の微分回路である。

１４はＤ型の第１のフリップフロップ（以下ＦＦと記す
）１５で構成されたセット回路であり、端子りはＩＩ　
ＨＩ＋レベルに固定され、パルス挿入信号の例えば立上
りで出力Ｑを“′Ｈ゛ルベルにセラ１〜し、リセン１〜
端子Ｒの入力が゛［″レベルに立下がると出力Ｑをリセ
ットする。

この第１のＦＦ１５の出力Ｑおよび反転出力Ｑは、ゲー
トパルス発生回路１６のＪＫ型の第２のＦＦ１７の端子
Ｊ、Ｋにそれぞれ出力されており、第２のＦＦ１７はク
ロックパルスの立下がり時の端子Ｊのレベルを記憶して
出力する。

１８はＤ型の第３のＦＦであり、第２のＦＦ１７の出力
Ｑのレベルをクロックパルスの立上りで記憶してその出
力Ｑをゲートパルスとしてアンドゲート回路１９の一方
の入力端子に出力するとともに反転出力Ｑを第１のＦＦ
１５に対するリセット信号として出力している。

アンドゲート回路１９の他方の入力端子には第２の微分
パルスが入力されている。

２０は第１の微分パルスとアンドゲート回路１９出力と
の論理和を出力するオア回路である。

次に、このパルス挿入回路の動作を第２図に基づいて説
明する。

予め各ＦＦ１５．１７．１８の出力Ｑは′［″レベルに
セットされているものとする。

パルス挿入信号（第２図（ａ））が”Ｌ″レベル間は、
クロックパルス（同図（ｂ））の状態が変化しても、第
１および第２のＦＦ１５．１７の出力Ｑ（同図（Ｃ）、
（ｄ））が“′Ｌ″レベルであるため、第３のＦＦ１８
の出力Ｑおよび反転出力Ｑ（同図（ｅ）、（ｆ））は変
化せず、アンドゲート回路１９からは、第２の微分パル
スは出力されない（同図く９））。

ここで、ｔ１時にパルス挿入信号＜ａ＞が“Ｈ″レベル
変化すると、第１のＦＦ１５の出力Ｑ（Ｃ）が゛日″レ
ベルにセットされるため、クロックパルス（ｂ）の立下
るｔ２時には第２のＦＦ１７の出力（ｄ）が゛′Ｈ″レ
ベルとなり、クロックパルスが立上るｔ３時には、第３
のＦ「１８の出力Ｑ　（ｅ）が“Ｈ″レベルなり、第１
のＦＦ１５がリセットされる。

クロックパルス（ｂ）が再び立下るｔ４時には、第１の
ＦＦ１５の出力Ｑ　（ｃ）は“′Ｌ″レベルとなってい
るため、第２のＦＦ１７の出力Ｑは゛′Ｌ″レベルに変
化する。

このため、クロックパルス＜ｂ）が再び立上がるｔ５時
には、第３のＦＦ１８の出力Ｑ＜ｆ）が“Ｈ″レベル戻
る。

したがって、この出力Ｑ（ｆ）は、パルス挿入信号が立
上った後、クロックパルス（ｂ）の最初の立上り（ｔ３
時）から次の立上り（ｔ５時）の間だけ“Ｈ″レベルゲ
ートパルスとなり、この間にアンドゲート回路１９から
１個の第２の微分パルスが出力される（ｇ＞。

この１個の第２の微分パルスは、オア回路２０に入力さ
れている第１の微分パルス（ｈ）の中間に挿入されてオ
ア回路２０より出力される。

く本発明の第２の実施例〉（第３〜４図）第１の実施例
は、クロックパルスに対して１個のパルス挿入を行なっ
ていたが、第３図に示すようにゲートパルス発生回路１
６に対して、クロックパルスを設定された分周比で分周
する分周器２１からの分周パルスを出力するように構成
すると。

設定された分周比Ｎの数だけパルス挿入が可能となる。

第４図は分局比が４の場合のこの回路の動作を示す図で
ある。

前記同様にｔ１時にパルス挿入信号（ａ）が立上ると、
第１ＯＦＦ１５の出力Ｑ（ｃ）が゛１４゛ルベルにセッ
トされ、分周パルス（ｂ′）の立下るｔ２時に第２のＦ
Ｆ１７の出力Ｑ（ｄ）が１１　Ｈ１ルベルとなり、分周
パルスの立上るｔ３時には第３のＦＦ１８の出力Ｑ　（
ｅ）がＩＩ　Ｈ＄ルベルになって第１のＦＦ１５がリセ
ットされる。

この第３のＦＦ１８の出力Ｑは分周パルスの次の立上り
時（ｔ４時）に゛′Ｌ″レベルになるため、アンドゲー
ト回路１９からは、４個の第２の微分パルスが出力され
（ｇ）、オア回路２０からは第１の微分パルスの間にそ
れぞれ１個ずつの第２の微分パルスが４回連続して挿入
されたパルス列が出力されることになる（ｉ）。

く本発明の他の実施例〉（第５．６図）なお、前記第１
および第２の実施例では、ゲートパルス発生回路１６の
第２のＦＦとして入力パルスの立下りで作動するＪＫ型
のＦＦを用いていたが、この端子Ｊ、には第１のＦＦ１
５の出力Ｑおよび反転出力Ｑに接続されているため、端
子Ｊと端子にのレベルは常に相反する状態であり、出力
Ｑは入力パルスの立下り時の端子Ｊのレベルと同じであ
る。

したがって、第５図に示すようにＪＫ型のＦＦに代えて
第１、第３のＦＦ１５．１８と同様のＤ型の第２のＦＦ
２２を用いて、クロックパルスまたは分周パルスをイン
バータ２３で反転して入力するようにグー１〜パルス発
生回路１６−を構成しても前記実施例と全く同様の動作
をする。

また、インバータ２３を用いず、第６図に示すように第
３のＦＦ２４としてＪＫ型のＦＦを用いてもよい。

この場合も、前記実施例と全く同様にクロックパルスま
たは分周パルス−周期分のパルス挿入をすることができ
る。

また、前記実施例では、第３のＦＦ１８の反転出力Ｑで
第１のＦＦ１５をリセットするようにしていたが、第３
のＦＦ１８の出力Ｑの立上りでリセットするＦＦを第１
のＦＦとして用いてもよい。

なお、前記第２の実施例の分周Ｂ２”ｌｌはデユーデイ
比が１＝１でクロックパルスの立上りに同期する分周パ
ルスを出力していたが、これは本発明を限定するもので
なく、１周期がクロックパルスのＮ周期分となる分周パ
ルスを正確に同期出力できるものであれば、デユーデイ
比ｔよ１：１でなくともよく、またクロックパルスの立
下りに同期するものでもよい。

く本発明の効果〉 本発明のパルス挿入回路は、前記説明のように、りｎツ
クパルスの立上りおよび立上りにそれぞれ同期した第１
および第２の微分パルスを用いて、クロックパルスまた
は分周パルスの１周期分の間に通過した第２の微分パル
スを第１の微分パルス間に１個ずつ挿入するようにして
いるため、任意数のパルスを正確に挿入することができ
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
第１の実施例の動作を示す信号図、第３図は本発明の第
２の実施例を示す回路図、第４図は第２の実施例の動作
を示す信号図である。 第５図および第６図は本発明の他の実施例を示す要部の
回路図である。 １０・・・・・・第１の微分回路、１２・・・・・・第
２の微分回路、１４・・・・・・セット回路、１５・・
・・・・第１のＦＦ、１６・・・・・・ゲートパルス発
生回路、１７・・・・・・第２のＦＦ、１Ｂ・・・・・
・第３のＦＦ、１９・・・・・・アンドゲート回路、２
０・・・・・・オア回路、２１・・・・・・分周器。

Claims (3)

【特許請求の範囲】
1. （１）クロックパルスの立上りに同期する第１の微分パ
   ルスを出力する第１の微分回路と、クロックパルスの立
   下りに同期する第２の微分パルスを出力する第２の微分
   回路と、 パルス挿入信号を受けて出力を所定レベルにセットする
   セット回路と、 前記セット回路の出力が所定レベルにセットされたこと
   をクロックパルスの立上りまたは立下りで検知してクロ
   ックパルスの１周期に等しい幅のゲートパルスをクロッ
   クパルスの立上りまたは立下りに周期して出力するとと
   もにゲートパルス出力時に前記セット回路をリセットす
   るゲートパルス発生回路と、 前記ゲートパルスを受けている間だけ前記第２の微分パ
   ルスを通過させるゲート回路と、 前記第１の微分パルスと前記ゲート回路を通過した第２
   の微分パルスとの論理和を出力する論理和回路とを備え
   たことを特徴とするパルス挿入回路。
2. （２）クロックパルスの立上りに同期する第１の微分パ
   ルスを出力する第１の微分回路と、クロックパルスの立
   下りに同期する第２の微分パルスを出力する第２の微分
   回路と、 クロックパルスを設定された分周比で分周し、該分周パ
   ルスを出力する分周器と、 パルス挿入信号を受けて出力を所定レベルにセットする
   セット回路と、 前記セット回路の出力が所定レベルにセットされたこと
   を前記分周パルスの立上りまたは立下りで検知して該分
   周パルスの１周期に等しい幅のゲートパルスを分周パル
   スの立上りまたは立下りに同期して出力するとともにゲ
   ートパルス出力時に前記セット回路をリセットするゲー
   トパルス発生回路と、 前記ゲートパルスを受けている間だけ前記第２の微分パ
   ルスを通過させるゲート回路と、 前記第１の微分パルスと前記ゲート回路を通過した第２
   の微分パルスとの論理和を出力する論理和回路とを備え
   たことを特徴とするパルス挿入回路。
3. （３）パルス挿入信号の立上りまたは立下りで出力を論
   理値１にセットする第１のフリップフロップで前記セッ
   ト回路を構成し、 前記クロックパルスまたは分周パルスが一方の論理値か
   ら他方の論理値に変化するときの前記第１のフリップフ
   ロップの出力状態を記憶して出力する第２のフリップフ
   ロップと、前記クロックパルスまたは分周パルスが前記
   他方の論理値から一方の論理値に変化するときの前記第
   ２のフリップフロップの出力状態を記憶して出力する第
   ３のフリップフロップとにより前記ゲートパルス発生回
   路を構成し、 前記第３のフリップフロップの出力を前記ゲートパルス
   として前記ゲート回路に出力する第１項または第２項記
   載のパルス挿入回路。