JPH02234262A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １良圀ヱ 本発明はマルチプロセッサシステムに関し、特に疎結合
マルチプロセッサシステムを構成する各ホストシステム
が有する時計の値の一致チェック回路に関する． 良嵐韮韮 従来、疎結合マルチプロセッサシステムにおいては、各
ホストシステムが各々独立に動作する時計を有していた
が、これら時計の値の一致をチェックする手段を有して
いなかった． このような従来の疎結合マルチプロセッサシステムでは
、各ホストシステムによって共通に使用されるファイル
装置において、各ホストシステムが有する時計・の値を
更新履歴とともに書込むことによりファイルの更新履歴
を管理している場合、各ホストシステム間で各時計の値
が大きくずれてもそれを検出する手段がなかったので、
各時計の値に大きなずれを生じた期間は、更新履歴の順
序とその更新履歴に対応する時計の値とにくいちがいを
生じ、ファイルの更新順序が管理できなくなるという問
題があった． 及更立亘ヱ 本発明は上記のような従来のものの問題点を除去すべく
なされたもので、許容された範囲内の誤差で各時計の値
が一致していることを保証することができるマルチプロ
セッサシステムの提供を目的とする． 九匪曵璽羞 本発明によるマルチプロセッサシステムは、各々独立に
動作する時計を有する複数のホストシステムが疎結合さ
れたマルチプロセッサシステムであって、予め設定され
た一定時間毎に前記複数のホストシステム各々の時計の
値を比較する比較手段と、予め設定された所定時間内に
前記比較手段の比較結果が一致となるか否かを検出する
検出手段とを有することを特徴とする． Ｋ獲ヨ 次に、本発明の一実施例について図面を参照して説明す
る． 第１図は本発明の一実施例の構成を示すブロック図であ
る．図において、ホストシステム１．２は各々別々のオ
ペレーティングシステム（ＯＳ）により管理され、情報
処理を行う計算機システムである． また、ホストシステム１．２は各々独立に動作する時計
１１．２１を有しており、時計１．１．２１の値をファ
イルの更新などの履歴管理情報として使用する．尚、時
計１１．２１は夫々６４ビットの２進カウンタで構成さ
れている． チェック回路３にはホスト１．２の時計１１．２１から
定期的に送られてくるタイミング信号１００，１０２と
、６４ビットの時計情報１０１，　１０３とが入力され
、予め設定された範囲内の誤差で時計１１，２１の値が
一致しているかどうかをチェックする．時計１１．２１
からのタイミング信号１００　１０２は、時計１１．２
１のカウント信号（図示せず）と同期した信号で、たと
えばカウント信号が１マイクロ秒毎に“１”となるパル
ス信号である場合、時計１１．２１が１ミリ秒に桁上げ
される毎にタイミング信号１００，　１０２が生成され
る．このタイミング信号１００，　１０２が生成される
間隔は、時計１１２１の値の一致をチェックす”る間隔
である．チェック回路３はこのチェックによりエラーを
検出すると、出力信号１０４により該エラーの検出をホ
ストシステム１．２に通知する．ホストシステム１，２
においてはチェック回路３からの出力信号１０４に応答
してエラー処理が行われる．ファイル装置４はホストシ
ステム１．２から共通にアクセスされ、ホストシステム
１．２間のデータのやりとりに使用される． 第２図は第１図のチェック回路３の詳細な構成を示すブ
ロック図である．図において、パルス発生回路３０はホ
ストシステム１からのタイミング信号１００が″１″に
なると、直ちに１つのパルス信号１１１を生成してレジ
スタ３５に出力する．パルス発生回路３１はホストシス
テム２からのタイミング信号１０２が“１″になると、
直ちに１つのパルス信号１１２を生成してレジスタ３６
に出力する． パルス発生回路３２はホストシステム１．２からのタイ
ミング信号１００，１０２がオア回路３３によりオアさ
れたオア回路出力信号１１５が“１”になると、直ちに
パルス信号１１３を生成してレジスタ３５．３６に出力
するとともに、予め設定された一定時間後にパルス信号
１１４を生成してアンド回ｙｉ３４に出力する． パルス信号１１３が′１″となった後にパルス信号１１
４が′１″となるまでは、オア回路出力信号１１５が“
１″となってもパルス信号１１３が生成されることはな
い．同様に、フリップフロツプ３８からの出力信号１０
４が“１”の場合にもパルス信号１１３は生成されない
． レジスタ３５はパルス発生回路３０からのパルス信号１
１１が“１″になると、ホストシステム１の時計１１か
ら送られてくる時計情報１０１がセットされる．また、
パルス発生回路３２がらのパルス信号１１３が“１”に
なると、レジスタ３５の内容がオール″０″にリセット
される． 同様に、レジスタ３６はパルス発生回路３１がらのパル
ス信号１１２が“１″になると、ホストシステム２の時
計２１から送られてくる時計情報１０３がセットされる
．また、パルス発生回路３２がらのパルス信号１１３が
“１”になると、レジスタ３６の内容がオール″０″に
リセットされる．パルス発生回路３０．３１からのパル
ス信号１１１，１１２がパルス発生回路３２からのパル
ス信号１１３と同時に“１″になる場合にも、レジスタ
３５．３６の内容はホストシステム１．２の時計１１，
２１からの新しい時計情報によって更新される．比較回
路３７はレジスタ３５．３６からのレジスタ出力信号１
１６，１１７を夫々比較し、それらが一致しているか否
かをチェックする．比較回路３７の比較結果は比較結果
信号１１８としてアンド回路３４に出力される．比較回
路３７では不一致が検出されたときに、比較結果信号１
１８として“１″が出力される． アンド回路３４ではパルス発生回路３２からのパルス信
号１１４と比較回路３７からの比較結果信号１１８との
アンドをとり、その結果がアンド回路出力信号１１９と
してフリヅプフロップ３８に出力される． フリップフロツプ３８はアンド回路３４からのアンド回
路出力信号１１９がセットされ、その出力信号１０４は
ホストシステム１，２およびパルス発生回路３２に出力
される． 第３図および第４図は本発明の一実施例の動作を示すタ
イミングチャートである．第３図は時計１１．２１の値
が予め設定された誤差の許容範囲内にある場合を示して
おり、第４図は時計１１．２１の値が誤差の許容範囲を
越えた場合を示している．尚、これらの図においては、
時計１１．２１のカウントが１マイクロ秒毎に行われ、
タイミング信号１００，　１０２が１ミリ秒毎に生成さ
れ、誤差の許容範囲が１０マイクロ秒の場合を示してい
る。

これら第１図〜第４図を用いて本発明の一実施例の動作
について説明する． まず、第３図に示すように、時計１１．２１の値が誤差
の許容範囲内にある場合には、ホストシステム１の時計
１１においてその値が“ａ”からａ±１”となることに
よりタイミング信号１００が“１″になると、パルス発
生回路３０からレジスタ３５へのパルス信号１１１が“
１″になる．このとき、オア回路３３からのオア凹路出
力信号１１５が“１”となるので、パルス発生回路３２
からレジスタ３５．３６へのパルス信号１１３が“１”
となる． したがって、レジスタ３５にはパルス信号１１１により
時計１１からの時計情報１０１の内容“ａ＋１″がセッ
トされるとともに、レジスタ３６はパルス信号１１３に
よりオール“０”にリセットされる． これにより、比較回路３７では不一致が検出され、比較
結果信号１１８が″１″になるが、パルス発生回Ｆ！＠
３２からのパルス信号１１４がまだ“１”となっていな
いため、フリップフロツプ３８に“１”がセットされる
ことはない．よって、ホストシステム１．２にエラーの
検出は通知されない，つづいて、ホストシステム２の時
計２１においてその値が“ａ”から″ａ＋１”となるこ
とによりタイミング信号１０２が″１″になると、パル
ス発生回路３１からレジスタ３６へのパルス信号１１２
が“１”になる．このとき、オア回路３３からのオア回
路出力信号１１５も“１”となるが、パルス発生回路３
２からのパルス信号１１４が″１″となっていないので
、レジスタ３５．３６へのパルス信号１１３は“１”と
はならない． したがって、レジスタ３６にパルス信号１１２により時
計２１からの時計情報１０３の内容“ａ＋１”がセット
される．このとき、パルス信号１１３が“１″にはなら
ないので、レジスタ３５の内容は“ａ＋１”のままであ
る． これにより、比較回路３７では一致が検出され、比較結
果信号１１８が“０”になり、フリップフロップ３８は
′０″のままである． よって、パルス発生回路３２からのパルス信号１１３が
“１”となってから一定時間内に比較回路３７で一致が
検出されるので、ホストシステム１，２にエラーの検出
が通知されることはない．次に、第４図に示すように、
時計１１．２１の値が誤差の許容範囲内を越えた場合に
は、ホストシステム１の時計１１においてその値が“ａ
”から“ａ＋１″となることによりタイミング信号１０
０が′１ｎになると、パルス発生回路３０からレジスタ
３５へのパルス信号１１１が“１”になる．このとき、
オア回路３３からのオア回路出力信号１１５が“１”と
なるので、パルス発生回路３２からレジスタ３５．３６
へのパルス信号１１３が″１”となる． したがって、レジスタ３５にはパルス信号１１１により
時計１１からの時計情報１０１の内容“ａ＋１″がセッ
トされるとともに、レジスタ３６はパルス信号１１３に
よりオール″０″にリセットされる． この時点では、比較回路３７で不一致が検出され、比較
結果信号１１８が″１″になるが、パルス発生回＃Ｉ３
２からのパルス信号１１４がまだ“１″となっていない
ため、フリップフロップ３８に“１”がセットされるこ
とはない． しかしながら、パルス発生回路３２からのパルス信号１
１３が″１″となってから一定時間、すなわち１０マイ
クロ秒が経過してもホストシステム２の時計２１からの
タイミング信号１０２が“１″にならなければ、パルス
発生回路３２からのパルス信号１１４が“１”となり、
アンド回路３４を介してフリップフロップ３８に”１”
がセットされる． したがって、フリップフロップ３８からの出力信号１０
４が“１″となり、ホストシステム１．２にエラーの検
出が通知される． このように、疎結合マルチプロセッサシステムを構成す
るホストシステム１．２各々の時計１１．２１の値を定
期的に比較回路３７で比較し、この比較回路３７の比較
結果が予め設定された一定時間以内に一致となるか否か
をパルス発生回路３０〜３２およびアンド回路３８によ
って検出するようにすることによって、許容された範囲
内で時計１１．２１の値が一致していることを保証する
ことができる， 尚、本発明の一実施例では２台のホストシステム１，２
からなるマルチプロセッサシステムの場合について述べ
たが、３台以上のホストシステムからなるマルチプロセ
ッサシステムの場合ら同様に構成し、比較回路を増やす
ことにより実現可能である． また、本発明の一実施例では時計情報１０１　，　１０
３を６４ビット並列にチェック回路３に送出するように
したが、時計情報１０１ｊ０３をビットシリアルに送出
するようにしてもよく、これらに限定されない． ｉ匪Ａ皇１ 以上説明したように本発明によれば、複数のホストシス
テム各々の時計から入力される値を定期的に比較し、そ
の比較結果が予め設定された二定時間内に一致となるか
否かを検出するようにすることによって、許容された範
囲内の誤差で各時計の値が一致していることを保証する
ことができるという効果がある．

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図のチェック回路の詳細な構成を示すブロッ
ク図、第３図および第４図は本発明の一実施例の動作を
示すタイミングチャートである， 主要部分の符号の説明 １，２・・・・・・ホストシステム ３・・・・・・チェック回路 ３０〜３２・・・・・・パルス発生回路３３・・・・・
・オア回路 ３４・・・・・・アンド回路 ３５．３６・・・・・・レジスタ ３７・・・・・・比較回路 ３８・・・・・・フリップフ口ップ

Claims (1)

【特許請求の範囲】
1. （１）各々独立に動作する時計を有する複数のホストシ
   ステムが疎結合されたマルチプロセッサシステムであっ
   て、予め設定された一定時間毎に前記複数のホストシス
   テム各々の時計の値を比較する比較手段と、予め設定さ
   れた所定時間内に前記比較手段の比較結果が一致となる
   か否かを検出する検出手段とを有することを特徴とする
   マルチプロセッサシステム。