SU526899A1 - Процесс св зи - Google Patents
Процесс св зиInfo
- Publication number
- SU526899A1 SU526899A1 SU1725027A SU1725027A SU526899A1 SU 526899 A1 SU526899 A1 SU 526899A1 SU 1725027 A SU1725027 A SU 1725027A SU 1725027 A SU1725027 A SU 1725027A SU 526899 A1 SU526899 A1 SU 526899A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- processor
- information
- address
- Prior art date
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Description
Изоб рете ие относитс к области цифровой вычислительной техники и иможет быть и;спользоваНО в системах управлени объектами с ПОМОЩЬЮ цифровых вычислительных машин (ЦВМ).
При ЛОБользовамии ЦВМ дл совмест ого решени вычислительных задач и задач управлени объектами между ЦВМ и внеш ими устройствами (ВУ) измерительно-во-здейсгвуЮ|щей аппаратуры дл согласовани скорости р.аботы ЦВМ и -медленио действующих устройств ввода - вывода информации служат процеосоры св зи с объектами.
Извест1ны ороцеосоры св зи, содержащие уст1ройство управлени обменом, 1соеди1ненное первым выходом « вхо О1М соответственио с первьим ВЫХОД01М и входом ороцеасора,, л вторым выходом-с первым входом устройства фор1МирО|Вани текущего адреса (команд, соединенного по выходу со iBTOtpbiiM выходов процессора и по inqpBOiMy входу - с первым входом устройства формировани адреса, запоминаемой ииформации, соединенного свои выходом с третьим выходом Процессорна,, а (ПО второму входу - с ineipBbiM выходом устройства управлени приемом и выдачей не|ресыл1аемой информащии, соединенного по первому выходу с ч-етвертым выходом процессора, вторым выходом- со вторым входом устройства формировани текущего адреса команды, а по входу- со вторым выходом уст1роиства управлени Обменом.
Однако в известных процессорах отсутствуют устройства дл про-прамлшого анализа информации , поступающей с ши« с ai6oнентами , и разветвлени поааедующей программы (управлени аппаратурой по, результатам анализа. Кроме того, отсутствует возможность во врем автономной работы устройства св зи по пролрамме задавать интарв алы времени между отдельными опера ци ми приема и выдачи информации абои-ента-.
Целью изобретени вл етс расширение области применени процассора св зи.
Поставленна цель достигаетс за счет того , ЧТО предлагаемый прОцессор ов зи содержит устройство сравнен-и , Первый вход жотОрого подключен «о второму выходу устрой;ства управлени обменом, второй вход - ко входу процессора , а Выход - ко второму входу устройства фО|рми рова«|Н текущего адреса команд, и устройство программируемой задерЖКИ , соединенное по вход,у со вторым выходо1М устройства -управлени обменом, а по выходу- со вторым входом устройства формировани текущего адреса КомаНД.
Блок-схема предлагаемого изобретени представлена на чертеже.
Она содержит устройство управлени обмено ,м 1, устройство формировани текущего адр-еса 1ко-ма1Н(Д 2, устройство формировани :адреса заоомииаамой ин.фОрмацин 3, устройство управлени приемом и выдачей пересылаемой ивфармащии 4, устройство ор-авнеин 5, устройство пролра1М1М руемой задержки 6.
Устройство управлени обменом 1 включает регистр 1кода операций, регистр пересылаемой информации, регистр выбора внешних устройств и автомат пуска процессора св зи засылки Прерывающих сообщен.ий в ЦВМ («а чертеж-е «е noiKasaiHo).
Перед запуском Процассора св зи в определенное поле оперативиой пам ти ЦВМ засылают массив КО;ма«д дл процессора св зи и определ ют поле оперативной па1м ти дл прием а информации с ироцеосора.
По nporpa.Miivie, записаииой .в ЦВМ, запускаетс процессор. После запуска процессора ЦВМ решает вычислительные задачи, а процессор выполн ет свою профамму до предусмотренного обращени « ЦВМ. Процессор останавливаетс , ЦВМ выполн ет необходимые вычислени , формирует егО дальнейшую программу И| снова запускает процессор .
Сиппаш запуска из ЦВМ поступает на нервый вход процессора и по шинам об;мена1 информацией подаетс на первый вход уст|ройства управлени обменом 1, которое выдает на первый вход устройства формировани текущего адреса команд 2 сигнал пуска и код начального адреса. Устройство формировани текущего адреса команд 2 запоминает адрес п выдает на второй выход процесса КОД адреса и 1СйРна1Л чтени . По этому сигналу из опер ативной пам ти ЦВМ через первый вход процессора на первый вход устройства управлени обменом 1 пересылаетс содержимое разр дов кода команды, код номера внешних устройств и содержимое регистра пересылаемой информации.
Со второго выхоД1а устройства управлени обаменом на все устройства процессора поступает 1КОД операции, который дешифруетс одвим из уст|рой1ств процеасо|ра.
Операци выдачи информации из регистра пе|ресыла1амой .информации устройства управлени Oi6MeiHOM 1 на внешние устрой ства1 осуществл етс устройством управлени приемом и выдачей пересылаемой информации 4. По Сигналу, поступающему с первого выхода устройства уПравлени приемом и выдачей информации 4 на четвертый выХОД процессора, выбираетс одно из внешних устройств, адрес которого и СОдержимое записываемой в него инфОр1мации поступает с -дретьего выхода устройства обМеНО м 1 на п тый выход процессора . После окончани записи инфор.мации, выдаваемой на второй вход устройства фар|Мировани текущего адреса ;кОман:Д 2, 1СигналОМ из ЦВМ вызываетс следующа команда.
Операци сравнени сигаалов Внешпих устройств с Содержимым команды, записанной в регистре устройства управлени обменом I, осуществл етс устройСтвом сравнени 5 либо по номиналу и допуску, либо по наличию
логичеоких единиц, что определ етс кодом операции.
При 1Сравнении сигналов но номиналу устройство С ра;вНени 5 вырабатывает признаки а, р и ф, которые заПисываютс на рвгистре признаков устройства сравнени 5 и выдаютс на второй вход устройства формировани текущего адреса команд 2. Выбор провер емого внешнего устройства ОСуществл етс из устрОйства управлени обменом I.
В случае совпадени сравниваемых величин , а 0. В случае несовпадени Ф и, а разность иесовпадени сраВНИваетс с допуском, заданным прОГрам мой. Если разность несо1Впадени больше донуока, устройство сравнени 5 вырабатывает признак .
Если разность несовпадени :меньше или равна донуоку, устройство сравнени 5 вырабатывает признак .
При сравнении сигналов по приЗПаку наличи логических единиц по Пропрамме выбираетс Группа внешних устройств.
Сигналы о фуНКциопаЛЬном состо нии устройств выбраНной группы, поступающие с внешних устройств на второй вход прОЦессора , Сравниваютс с кодом, снимаемым со второго выхода устройства управлепи обменом 1.
При наЛичии логических единиц в провер емых разр дах кода выбр анной группы устрОйство сравнени 5 Вырабатывает признак , а при отсутствии логической единицы в любом Провер емом разр де устройство сравнени 5 вырабатывает признаК |; 0.
ЯОд признаков а, .|3, ф и oj) с выхода устройства сравнени 5 поступаСт па второй вход устройства формировани текущего адреса команд 2.
Операци сраВНени заканчиваетс вызовом следующей команды.
При выполнении операции условной выдачи содержимого регистра пересылаемой инфОрМации устройства управлени обменом 1 в устрОйство формировани текущего адреса команд 2 оно анализирует один Из ;признаков а, р, ф, 1J5. В случае равенства едииице анализируемого признака, код регистра паресылае1мой информации устройства управлени обмеHOiM I с первого входа устройства формировани текущего адреса Команд 2 записываетс в его счетчик адреса.
Бели Признак равен нулю, прием :кода ие производитс , а содержимое счетчика устройства форцмировани текущего адреса команд 2 увеличиваетс на единицу.
Операци условной вьвдачи заканчиваетс вызовом из ЦВМ следующей команды.
Операци безусловной выдаЧИ со1держи:.мого регистра ПересылНемой информации устройства управлени обменом 1 осуществл етс устройством формировани текущего адреса команд 2 по силналу из устройства упра1влени обменом 1.
Операци заканчиваетс вызовом из ЦВМ следующей команды.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1725027A SU526899A1 (ru) | 1971-12-14 | 1971-12-14 | Процесс св зи |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1725027A SU526899A1 (ru) | 1971-12-14 | 1971-12-14 | Процесс св зи |
Publications (1)
Publication Number | Publication Date |
---|---|
SU526899A1 true SU526899A1 (ru) | 1976-08-30 |
Family
ID=20496248
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1725027A SU526899A1 (ru) | 1971-12-14 | 1971-12-14 | Процесс св зи |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU526899A1 (ru) |
-
1971
- 1971-12-14 SU SU1725027A patent/SU526899A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4172284A (en) | Priority interrupt apparatus employing a plural stage shift register having separate interrupt mechanisms coupled to the different stages thereof for segregating interrupt requests according to priority levels | |
US4276595A (en) | Microinstruction storage units employing partial address generators | |
GB933474A (en) | Improvements in data-processing apparatus | |
US3967246A (en) | Digital computer arrangement for communicating data via data buses | |
US4348721A (en) | System for selectively addressing nested link return addresses in a microcontroller | |
EP0178671A2 (en) | Distributed control store architecture | |
US3675216A (en) | No clock shift register and control technique | |
US4152763A (en) | Control system for central processing unit with plural execution units | |
JPH10303993A (ja) | デジタル信号処理プロセッサーの非同期式直列データの送受信方法 | |
US4677549A (en) | Pipelined data processor system having increased processing speed | |
SU526899A1 (ru) | Процесс св зи | |
US4339795A (en) | Microcontroller for controlling byte transfers between two external interfaces | |
US4053947A (en) | Method and apparatus for executing sequential data processing instructions in function units of a computer | |
US4339796A (en) | System for generating a plurality of different addresses for a working memory of a microcontroller during execution of certain instructions | |
US4339797A (en) | Microcontroller with auxiliary register for duplicating storage of data in one memory location | |
US4562534A (en) | Data processing system having a control device for controlling an intermediate memory during a bulk data transport between a source device and a destination device | |
KR970003319B1 (ko) | 직렬 인터페이스 장치를 갖는 처리장치 | |
US4253088A (en) | Electronic scheduler | |
JPS58169264A (ja) | メモリアクセス方式 | |
US4467413A (en) | Microprocessor apparatus for data exchange | |
SU1425607A1 (ru) | Устройство дл программного управлени | |
JPS6239792B2 (ru) | ||
US5007056A (en) | Processing circuit having an error detecting and correcting circuit therein | |
JPS5965354A (ja) | 処理要求受付の優先順位制御方式 | |
JP2961754B2 (ja) | 情報処理装置の並列処理装置 |