JPH022274A - 非同期時分割伝送データ交換素子用管理ユニット - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ΔＴＤ（八５ｙｎｃｌ＋ｒｏｎｏｕ！！Ｔｉ
ｍｅ　Ｄｉｖｉｓｉｏｎ）モード非同期貼分割交換マト
リクスとも称する非同期時分割伝送データ交換素子を管
理する管理ユニットに係わる０本明細害のデータという
用語は最も広い意味で使用され、統合的デジタル網（ｒ
６ｓｃａｕ　ｎｕｎ（：ｒｉｑｕｅ　ａ　１ｎＬｅＨｒ
ａＬｉｏｎ　ｄｅ　５ｅｒｖｉｃｅｓＲＮＩＳ）で伝送
し且つ交換される四葉及び映像による情報並びに一般的
な意味でのあらゆるデータを含む。

水明細書で言うところの非同期時分割伝送では、伝送リ
ンクの伝送媒木が時間的に複数の同等帯域に分割され、
各帯域が１つのパケット、即ら所定数の二進情報エレメ
ント即ちビットと含むブロックを伝搬する。このパケッ
トには宛先を指示するラベルと、いわゆる通信情報を含
むデータ領域とが含まれる。伝送リンクの伝送速度は現
在の技術では約数百メガビット／秒である。

交換操作は、前述のように構成されたデジタル情報を複
数の入力リンクから受信し且つこの受信を複数の出力リ
ンクに送ることからなる。より正確には、入力リンクの
１つに受信されたパケットは、このパケットに含まれた
宛先に相当する出力リンクの１つに再伝送される。

交換素子とは、所定数の入力リンクと所定数の出力リン
クとの間で前記交換操作を行う単一装置のことである。

このような交換素子を複数個集合させれば、複数の段を
もつ交換網を構成することができる。その場合には宛先
指示が、使用される各交換素子の必要を満たずようなも
のでなければならない。

定常交換状態では交換素子のレベルで、入力リンクの１
つから送られてきた同一出力リンク宛の複数のパケット
がデータｊ束をｉ／ζ成する。このデータ束は平均伝送
速度は一定しているが、瞬間的伝送速度は不確定とみな
し得る変動を示す、出力リンク宛に再伝送されるパケッ
トは複数の入力リンクから送られてきたものであり、複
数の独立した束の加算値を表す、この交換網の制御手段
は、伝送量が過剰にならないように、前記加算値に対応
する平均伝送速度を対応出力リンクの伝送容量以下にす
るように機能しなければならない、しかしながら効率的
には、この総合的平均伝送速度がリンクの公称伝送容量
にできるだけ接近できることが必要である。このように
すると、瞬間的伝送速度の加算値が時々出力リンクの伝
送容■を上回り、このピーク期間以外では前記容量が十
分に使用されないことになる。

この問題を解決するためには、入力リンクから送られて
きたパケットを受容し且つこれらのパケットを出力リン
クに再伝送できる時まで保持するバッファメモリを交換
素子に具備すればよい。

特許明細書第２，５３８，９７０号には前述の要件を満
たす交換素子の一具体例が開示されている。この先行技
術の交ＪＡ素子は非同期時分割によって伝送されるデー
タの交換素子であり、入力リンクに１プ゛ つ１つ対応して対応入力リンクに受信されたパケ・ツＩ
・を供給する複数の受信回路と、出力リンクに１つノつ
対応して対応出力リンクに再伝送されるバケツ１へを送
出する複数の送信回路と、前記受信回路によって供給さ
れた受信バケットを記憶し且つ前記送信回路に再伝送す
べきパケットを送出するバッファメモリと、前記バッフ
ァメモリのアドレス指定を行う装置であって、書込みア
ドレス源及び読取りアドレス源を備えた装置とを含む。

受信時には、受信されたパケットがバッファメモリに連
結した入力バス上に現れる。前記バッファメモリには、
種々の入力リンクから受信されたパケットが周期的に書
き込まれる。これと平行して、各パケットのラベルが制
御メモリによって分析され、当該バケツ１−を送るべき
出力リンクのアドレスが明らかにされる。このアドレス
は、その出力リンクに対応するいわゆるＦＩＦＯ（Ｆｉ
ｒｓＬ　Ｉｎ−ＦｉｒｓｔＯｕｔ）タイプのメモリのア
ドレス指定に使用される。

このＦＩＦＯメモリには、当該バケットの書込みが行わ
れたバッファメモリ内の場所のアドレスを書込むことが
できる。従って、各出力リンクの出力ＦＩＦＯはこの出
力リンクに再伝送すべきパケットをバッファ・メモリの
どの場所で読取るべきかを指示する。

送信時には、出力ＦＩＦＯの問い合わせが周期的に行わ
れる。各出力ＦＩＦＯは、空でなければ、対応出力リン
クに再伝送ずべきパケットのうち最も先に受信されたパ
ケットが記録されているバッファメモリ内の場所を示す
アドレスを供給する。バッファ・メモリではこのアドレ
スで読取りが行われる。読取られたパケットは出力バス
に送られ、送信回路に到達し、この回路によって出力リ
ンクに伝送される。

本出願人が本日出願する特許出願“ＥＩ６ｍｅｎｔ　ｄ
８ｃｏＩＩｌｕ＋ｕＬａＬｉｏｎ　　ｄａ　　ｄｏｎｎ
６ｅｓ　　Ｌｒａｎｓｍｉｓｅｓ　　ｐａｒ　　ｍｕｌ
ｔｉｐｌｅｘａｇｅ　Ｌｅｍｐｏｒｅｊ　ａｓｙ＋＋ｃ
ｈｒｏｎｅ″に記載の発明の目的は、前記タイプの交換
素子のバッファメモリの使用効率を改善し、それによっ
て該メモリの小型化、又は交換素子の性能向上をはかる
ことにある。

本発明は、次の交換段の入力リンクでもある出力リンク
に伝送されるパケットの中には、非再伝送用パケッＩ−
、即ち再伝送すべきではないか又は再伝送できないパケ
ットが存在するという事実を基本とする。非再伝送用バ
ケットの大部分は「空」のパケットである。実際、前述
のごとくピーク期間以外は、出力リンクに送られるデー
タ束の合計がその出力リンクの公称伝送容量に達するこ
とはない、従って、最初から通信情報がないパケットも
存在する。これらのパケットは通信バケットによって再
生される可能性が極めて少ないビット形態を有する。こ
のような空パケットの伝送は一方で、複数の帯域への時
分割に関しては、受信回路を同期せしめるという利点を
有する。

そこで、バッファメモリ内の書込み場所が占拠される事
態を完全に回避すべく、受信パケットの内容又は受信パ
ケットの不在に従って機能し禁止信号を送出する言込み
禁止回路を交ｆＡ素子に具備すると共に、アドレス源が
前記禁止信号に左右される禁止アクセスを含むようにす
る方法が考えられる。

アドレス源はバッファメモリの連続的書込みアドレスを
供給するカウンタで構成し得、その場合は前記禁止回路
がこのカウンタの進行を妨害して、バッファメモリ内の
書込み場所の使用を回避せしめる。

前記アドレス源はまた、パケットが再伝送されたために
空になったバッファメモリ内の場所のアドレスを記憶す
るメモリを含み得る。その場合は前記県北信号がこのア
ドレスメモリ内のアドレス読取りを阻止する。このアド
レスメモリとしてはＦＩＦＯを使用すると有利である。

再伝送すべきではないパケットの識別は、ラベルのアド
レス部分の復号を行う回路によって主に実施される。こ
の識別はまた、受信回路が供給すべき通信パケットをも
たない時、空パケットを受信した時、受信パケットが送
給時点に間に合わなかった時、又は受信回路が正常にｖ
１能していない時、例えば同期ばずれもしくは故障して
いる時には、受信回路でも実施できる。

このような構造では、オートディレクタタイプ又は仮想
回路タイプの伝送法を使用することができる。前者の場
合には、伝送すべき各パケットのラベルが、通過する各
交換素子毎に宛先指示を含み、後者の場合には、伝送す
べき各パケットのラベルに含まれた宛先指示が、通過す
る総ての交換素子で翻訳されることになる。

本発明では、前記２つの特許文書に記載のタイプの非同
期時分割転送データ交換素子に、その交ＪｆＡ素子が故
障している場合でもその交換素子の入力リンク及び出力
リンクと連ｔｎできる管理ユニットを具備する。

このような管理ユニットは、一般的には、交換素子の情
報を集め且つその人力リンクから情報を受信して、交換
％素子に制御信号を送り、出力リンクに情報を送る装置
である。

このｔ］の管理ユニットの一般的接続方法は、これを交
換素子の出力及び入力に接続することからなる。　１；
ｔ、って、交換素子が故障していれば、管理ユニットは
交換素子の入力リンク及び出力リンクにアクセスできな
い、そのため、交換素子の故障を知らせるメツセージを
伝送することさえできない、また、管理ユニットが交換
素子自体と連絡できるようにするためには、そのための
特別な回路を交換素子内に設ける必要がある。その場合
には少なくとも費用がかさむという問題が生じる。その
主な具体例としては、管理ユニットがトラヒックに関す
る情報を交換素子の入力リンク及び出力リンクに伝送し
なければならない場合が挙げられる。

ＦＲ−八−２５２８６１３及びＥｌ’−＾−０２５１９
６５には交換マ）−リクスの入力バス及び出力バスに接
続された制御ユニットを含むパケット交換器が開示され
ている。しかしながら、これら２つの先行技術の装置は
いずれも交換マトリクスの機能に係わる制御装置であり
、従って入力バス上に現れたパケットを総で受信しなけ
ればならないか、又は自らの責任で出力バスにパケット
を伝送しなければならない。

このような条件では、管理ユニツＩ・の入力回路及び出
力回路がこれらバス上のパケットの極めて大きい伝送速
度に対処しなけれならず、そのために費用がかさむ、さ
もなければ、前記速度を制限しなければならない。

本発明は前述のような欠点をもたない管理ユニットに係
わる。

即ち、本発明の管理ユニットは交換素子の入力バス上に
存在するパケッＩ・を受信するように配置された入力手
段と、交換素子の出力バスにパケットを供給するように
配置された出力手段とを３み、これらの受信及び送信を
交換素子の制御下で行う。

このような柘逍を有し、交換素子の入力バス及び出力バ
スに接続された管理ユニットは、入力リンクの受信回路
及び出力リンクの送信回路に直接連結され、交換素子が
正常に１７１能しているか苫かには左右されない。

前記入力手段は、交換素子から送られた呼び出し信号の
存在を知らぜる８７び出し回路及び入力メモリを含むの
が好ましい、この場α、前記呼び出し回路は交換素子の
入力バス上に存在するパケットを管理ユニットの入力メ
モリに書き込む動作を制御する。前記入力メモリは複数
のパケットを書込むことができるＦＩＦＯが好ましい。

前記出力手段は、交換素子に伝送すべきバケツも１・が
存在しないことを知らぜる送出回路及び出力レジスタを
含むのが好ましい、この場合、前記送出回路は前記出力
レジスタに記憶されたパケット３交換素子の出力バスに
送る。

このような手段を用いれば、管理ユニットが入力バス及
び出力バスに選択的にアクセスでき、そのため管理ユニ
ットの負担が減少する。

本発明の別の１７徴として、この管理ユニットは更に、
管理ユニットの出力レジスタに記憶されたパケットを送
ることができるように交換素子内のパケットの再伝送を
阻止する割り込み回路を含む。

その結果この管理ユニッＩ・には伝送優先権が与えられ
ることになる。

本発明の管理ユニットは複数のメモリをｆｉｉｌｉえた
マイクロプロセッサと、主に入力ＦＩＦＯ及び出力レジ
スタを含む特別のインタフェースとを含むと有利である
。この場合、前記ＦＩＦＯ及び出力レジスタは多重化手
段及び多重化解除手段によってマイクロプロセッサのデ
ータバスにアクセスする。

本発明の管理ユニットは更に、書込み及び読取り時に交
換素子の仮想回路のメモリの１つにアクセスする手段も
含む。

以下、添付図面に基づき非限定的具体例を学げて本発明
の目的及び特徴をより明確にする。

第１図は本発明の管理ユニットを具備し得る交換素子の
一具体例の全貌を簡単に示している。この交換素子は、
オートディレクタタイプの伝送の場合にはΔＴＤモード
非同期時分割交換７トリクスである。

この７トリクスはｉ個の類似した受信回路ＣＲＩ〜ＣＲ
ｉを含み、これら回路の各／Ｚにｉ個の入力リンクｌｅ
ｌ〜Ｉｃｉが１つずつ接続される０図面簡明化のため、
回路ＣＲ１部分だけを詳細に示しｊ回路ＣＲ２及びＣＲ
ｉは簡単にしか示さなかった。

受信回路ＣＲＩは、リンクｌｅｌに受信された信号と同
期するクロック信号を発生させ且つリンクｔｅｌ上に存
在するデジチル信号を検出してこれら信号を入力シフト
レジスタｒｄｅに逐次送り込むことを主な機能とするク
ロック抽出回路ｃＣｂを含む、前記入力シフトレジスタ
は１つの伝送パケットをまるごと記録して、該パケット
をＦＩＦＯタイプであり得る入力バッファレジスタｒｙ
ｅ方向に向けて出力５１１（！に平行に与えることがで
きる。受信回路Ｃｒｔｌは更に、入力管埋装Ｔ１ｄｇｅ
も含む、この入力管理装置はレジスタｒｄｃの出力に平
行に与えられた複数のパケットを受信し、入力バッファ
レジスタｒＬｃを制御して、特にその読取りを実施せし
める。そＪｊ＆ のために前記入力管理装置−は、該装置に制御信号を送
る入力クロックパスｂｌｕｅと、該装置から情報信号を
受信する入力情報バスｂｉｅとに接続される。入力バッ
ファレジスタｒｙｅは入カパケ・ントバスｂｅｅに接続
される。

これら３つのバスｂｌ＋ｃ、　ｂｉｅ及びｂｃｅは全体
で入力バス［ｌＥを構成する。このバスＤＥは、入力リ
ンクへのパケット伝送の持続時間を上回らない持続時間
を有し且つ互いに等しいｉ個の周期Ｌｉを含むサイクル
ＣＥで前記複数の受信回路によりタイムシェアリングさ
れる。尚、前記周期は夫々符号Ｌｉｌ〜ｔｉｊで示され
（第３図参照）、各受信回路ＣＲＩ〜ＣＲｉに１つずつ
対応する。

本発明の管理袋この特に重要な機能は、受ｆ３回路ＣＲ
Ｉを介してバスｂｅｅ上に存在するパケットが１つもな
い周期をコ２識し、これらの周期をバスｂｌｕｅの導体
Ｌｌｅに空時間ｆｚ号を送ることによってそのまま知ら
せることにある。

従って、バッファメモリシスデムＳＭＴは各周期Ｌｉ毎
に、受信回路ＣＲから受信バケツ１−ＣＬを受信するか
、又は空時間ｆｚ号Ｌｌｅを受信する。

第２図にはバケツＩ−ＣＬのフォーマットを示した。

このパケットはデータ領域ＣＤと、例えば４つのアドレ
ス八ＤＩ〜＾Ｄ４及び１つの割当て番号Ｃｖを含むラベ
ルＥＥとで構成される。データ領域は３２個のオクテツ
トを含み得る。第１アドレス＾Ｄ１は当該マトリクスに
宛先を知らせるためのものである。それ以下のアドレス
は後で当該パケットが通過することになるマトリクスで
使用される６割当て番号Ｃｖは、後で当該パケットを受
信し且つ該パケットを伝送することになる交換網の端末
装置に対して同様の役割を果たす、１つの交換網のマト
リクスは総て類似しているため、各マトリクスにはその
マトリクスが受信するパケットのラベルＥＥの第１アド
レスによって示される宛名が指示されなければならない
、そのために、当該マｉ・リクスはバスｂａｅ及びバッ
ファメモリＭＴの間にアドレス大苗配置１ｃｒ’八を含
み、この配線によってアドレス＾Ｄ１がラベルＥＥの最
終位置に送られ、アドレス＾Ｄ２〜＾Ｄ４及びＣＶの位
置が１つずれることになる。従って、パケットを再伝送
した後では、アドレス＾Ｄ２が第１図に示すような７ト
リクス網の次の段のマトリクスのアドレス＾Ｄ１になる
。

第１図に示すように、アドレス八Ｄ１はアドレス復号回
路ｃｄａに伝送される。この回路は前記アドレス受信す
ると、当該パケットを再伝送すべき時には、５個の出力
アドレス導体＾Ｓ即ち導体ａｓｌ〜ａｓｊの１つに信号
を送り、その結果前記パケットを再伝送すべき出力リン
クが識別される。パケットを再伝送すべきではない場合
、例えば当該マトリクスの管理ユニツ＋−ＵＣ宛のパケ
ットの場合には、前記復号回路は信号を導体ａｄｌに送
る。

ここで先ず、受信されたバケッ１−ＣＬが出力リンクｌ
ｓｌ〜Ｉｓｉの１つに再伝送すべき通１３バケットであ
る場合を想定する。この場合は前記アドレス１夏号回路
ｃｄａが例えば導体ｕｓｊに信号を送り、信号ｔＩｄｌ
は送らない、また、信号ｔｉｅら存在しない。

次に、信号…ｔｐが存在しない場合を想定する。

後述のように、バッファメモリが入力パケットを書込む
ことのできる状態にあれば前記信号は存在しない。

尚、本明細書では３明を簡単にすべく、原則として導体
と該導体によって伝搬される信号とを同じ符号で示す。

前述の理由から、ＨＡＮＤタイプの蕾止ゲートｐｉはゲ
ートｐａｌ及びｐａｃをパリデートして書込みアドレス
源ＳＡＥから新しい書込みアドレスを得るように決定す
る信号ｓｐｉを送出する。書込みアドレス源ＳＡＥは主
としてアドレスメモリｆａｌ及びアドレスカウンタｃａ
ｃを含む、前記アドレスメモリは有利にはＦＩＦＯり、
イブであり、使用後に解放されたばかりのバッファメモ
リＭＴ内の書込み位置のアドレスを記憶する。また、前
記アドレスカウンタはバッファメモリの記憶位置と同数
の有効位置を有し、停止位置に到達するまで位置が１つ
ずつずれていく。

このアドレスカウンタは停止位置で信号ｃａｒを送出す
るが、これに付いては後で詳述する。

ＦＩＦＯｆａｌに少なくとも１つのアドレスが記録され
ると、このＦＩＦＯの出力がら導体ｆａｖにレベル０の
信号が送出される。この信号はゲートｐａｌをバリデー
１−　Ｌゲートｐｄｂをブロックする。そこでデー１−
ｐｄｂはゲートｐｉ及びデー）−ｐｅａをブロック解除
する信号を送出する。

このようにして、周期Ｌｉの最初に位置する゛信号ｂａ
（第３図参照）によって特徴付けられるアドレス取１；
；〜時間の間にゲートｐａｌからＦＩＦＯｆａｌに信号
１ｆｌが送給され、その結果ＦＩＦＯ内で読取り動作が
生起し、バッファメモリＭＴの空所のアドレスが導体ａ
ｒ１に送られる。このアドレスはマルチプレクサ１６　
ａ　Ｑにｆｆ’ｌ　ｉ！！するが、このマルチプレクサ
は導体ｒａｖ上に存在するレベルＯの信号も受信する。

その結果マルチプレクサＩａａｅからアドレス＾Ｅが送
出される。

バッファメモリＭＴへの書込みの時間は周期Ｌｉの最後
に現れる信号ｅａｒ（第３図参照）によって特徴付けら
れる。この信号は書込み／読取りアドレスマルチブレク
サ＋ｎｅｌに送られて該マルチプレクサを書込みアドレ
ス源ＳＡＥ方向に向け、その結果アドレス八Ｅがバ・ン
ファメモリＨＴに与えられる。

これと同時に、ゲートｐｉの出力信号ｓｐｉによってや
はりバリデートされた言込み制御デー）ｐｅが信号ｅｃ
ｒをバッファメモリＭＴに伝送し、その結果このバッフ
ァメモリで書込み動作が実施される。

バス［ｌＥ上に存在するバケツ１〜、例えばアドレス入
替配線ＣＩ’へを介して改変されたパケットは、アドレ
ス糺によって指示された空所に書込まれる。

前記言込み１３号ｃａｒはまた、デーＪ・ｐａｎをバリ
デーｌ〜して、復号回路ｃｄａから信号ａｓｊを受信す
るゲートから、出力リンクｌｓｌ〜ＩＯｊに１つずつ対
応する３個の出力ＦｒＦＯｒｓｌ〜ｒ！Ｉｊの１つに書
込み制御信号が送られるようにする０例えば、受信パケ
ットの宛先である出力リンクに対応するＦＩＦＯは前記
パケットをバッファメモリＭＴに書き込む時の位置のア
ドレス＾Ｅを受信する。このアドレスは総てのＦｒＦＯ
ｆｓ１〜ｒｉｊの入力にケーえられる。このＦＩＦＯは
、後で該パケットを対応出力リンクに再伝送するために
前記アドレスを記憶する。

以上説明してきた操作は、複数の連続的受信口が再伝送
すべきパケッ１−ＣＬを送給し、且つＦＩＦＯｒａｌが
使用できるバッファメモリ内位誼のアドレスを少なくと
も１つ含む限り、前記受信回路で各周期Ｌｉ毎に繰り返
される。

ＦＩＦＯｒａｌに記憶されたアドレスが１つもないよう
な事態が生じると、信号ｒｕｖのレベルが変化してゲー
トｐａｌをブロックしデー１−１＋ａｃ　ｆ！：ｒｍ放
スル。

その場合は、アドレスカウンタｃｌｌｅが停止位置、即
ち信号ｃａｒを送給する位置に到達していないものと考
えられる。従って、前述のごとくゲートｐＪＬ＋からレ
ベル０の信号ｍＬｐが送出される。

高レベルの信号ｒａνはマルチプレクサｌ１ｌａｅをカ
ウンタＣａｅの出力ａｃｅ方向に切り賛える。従って、
今度はＦＩＦＯｆａｌがら供給されるアドレスではなく
カウンタｃａｃから供給されるアドレスを用いてアドレ
スＡＥがｔ１育成されることになる。このアドレスは、
前述の場合と同様に、受信パケットをバッファメモリＭ
Ｔに書き込むのに使用される。このアドレスはまた、前
記バケツ！・の宛先である出力リンクに対応する出力Ｆ
ＩＦＯｒ！Ｊｌ〜ｆｓｊに書き込まれる。

次イテ、ケ−１・ｇｕｃから言込みアドレスカウンタｃ
ｕｅの指示入力ｅｉに信号ｈａが送られる。このカウン
タは、停止位置に到達しない限り次のバケツ１〜を言き
込むことができるよう、に、−歩前進して一単位増加し
たアドレスを該カウンタの出力ａｃｅに与える。

以上、再伝送すべき通信パケットをバッファメモリに書
き込む操作、及びこれらのパケットを記憶するメモリの
位置のアドレスを出力ＦＩＦＯに書き込む操作を工明し
た。

ここで、バッファメモリへの書込みに必要なアドレスが
１つもない場合を想定する。　ＦＩＦＯｆａｌが信号ｆ
ａｖを送出しカウンタｃｕｅが信号ｃａｒ送出する場合
がこれに相当する。この場合はゲートｐｄｂが信号ｍＬ
ｐを送出し、この信号がデー１−ｐｉ及びデー）　ｐｅ
ａをブロックする。その結果、バッファメモリに書込む
ことができない受信パケットは空パケットとじて処理さ
れる。このパケットの内容は必然的に消滅するが、それ
によって実行中の動作が妨害されることはない。

ここで、カウンタＣａｅが時々停止位置を煎れるように
するための手段が必要であるが、そのためには、例えば
第１図に示すようにＡＮＤタイプのグー１−ｐｒｚ’ｉ
ｒ用いて、総ての出力ＦＩＦＯが空であり且つ夫々信号
ｆｖｌ、、、、、ｆｖｊを送出する時に前記ゲートｐｒ
’ｚから信号ｒｚが送出されるようにし得る。この信号
はカウンタｅａｅを再初期化し、その結果該カウンタが
前述のごとく必要に応じてバッファメモリＭＴの総ての
位置の連続的アドレスを供給するようになる。前記信号
はまたＦＩＦＯｆａｌの再初期化も行うことができ、又
は前記ＦＩＦＯに書き込まれたアドレスが使用されない
ようにすることができる。

次に、再伝送すべきではないパケットの場合を考察する
。その第１の具体例として先ず、管理ユニットＵＣを宛
先とするパケットの受信を現明する。

このバケ・ｙ　Ｉ・はアドレス八Ｄ１を有する。このア
ドレスは復号回路ｃｄａによって復号され、その結果導
体ａｄｌには信号が与えられるが、導体＾Ｓには信号が
与えられないようになる。

バスＩＩＥは管理ユニツＩ−ＵＧまで延びる。導体ａｄ
ｌも管理ユニットυＧまで延びる。従って、前記導体に
与えられた復号信号によって管理ユニット［ＩＧがバス
ｔｌＥ上の情報を認識できるようになる。そのため、管
理ユニットＩＩＧは該ユニットを宛先とするパケットさ
え認識すればよく、従ってその負担が最小限に抑えられ
るという利点が得られる。

第２の具体例は第１の具体例と類似しているが、空のパ
ケットが受信回路ＣＲによって受信された場合である。

Ｍえば、当該マトリクスの上流に位置する交換段の７ト
リクスは受信回路ＣＲＩまでリンクＩｃｌに伝送すべき
バケット内に伝送すべき情報を全く有していない、従っ
てこのマトリクスは本明細書の前置き部分で述べたよう
に空のパケットを送る。この空パケットはレジスタｒｄ
ｅの出力ｓｐｅに与えられた時に管理装置ｄｙｅによっ
て品別される。従って、このパクッＩ・は入力バッファ
レジスタｒｙｅには伝送されない、その結果、少し遅れ
て、リンクｌｅｌに割当られたバスＢＥの周期の間にレ
ジスタｒＬｅが空になる。従って、バス＋３０（！には
パケットが全く送給されず、管］′！Ｉ！装置ｄｉｅか
らバスｂｉｅに信号Ｌｌｃが送られる。管理ユニッ１−
ｔｌＧはこの信号を受信して前記事実を認二へする。

前記２つの典型的具体例のいずれでも、受信したパケッ
トの再伝送を♀偏する必要はない、従って、バッファメ
モリＭＴ内の位置がいたずらに占拠される事態を回避す
るための手段を講じた。実際の操作では、このような結
果を得るために、バッフアメのアドレス回路の構造に応
じて様々な手段を２１４しることができる。最も簡単な
のは該具体例のように、バッファメモリへのパケットの
書込みに関する動作を禁止することである。

そのためにはゲートｐｉを信号ａｄｌ及びｔｌｅのいず
れかでブロックし、該デーＩ・からゲートｐａｃ及びｐ
ａｌの禁止アクセスに禁止信号ｓｐｉを送って、これら
２つのゲートをブロックする。これらのゲートがブロッ
クされたままであるため、ＰＩＦ０４ａｌの読取りは不
可能になり、カウンタＯａｅは前進することができない
、一方、禁止信号ｓｐｉはデー１−ｐｅもブロックし、
その結果バッファメモリＭＴへの書込み動作も生じない
、更に、アドレス復号回路ｃｄａが導体＾Ｓに信号を送
らないため、出力ＦＩＦＯＩｓｌ〜ｆｓｊにアドレス＾
Ｅが書き込まれることもない。

従ってバッファメモリＭＴ内の位置が占拠されることは
なく、そのため交換素子の効率が向上しく但し記憶容量
は先行技術の素子と変わらない）、又はバッファメモリ
の小型化が（性能を変えずに）可能になる。

また、出力ＦＩＦＯにアドレスが書き込まれないため、
空パケットが多少の遅延をｆ°１！つて後述のごとく送
られる。

ここで、記憶されたパケットを出力リンクに再伝送する
動作をフＬ明する。

各出力リンクｌｓｌ〜ｌｓｊは出力回路ＣＴＩ・〜ＣＴ
ｊを１つずつ備える。この出力回路は並列−直列変換レ
ジスタｒｄｓに池ならない。これらの出力回路ＣＴは、
出力リンクへのパケットの伝送と同じ持続時間を有し且
つ１個の互いに同等の期間Ｌｊｌ〜Ｌｊｊ（第３図参照
）をもつザイクルｃｓ′Ｃ′総ての出力回路に共有され
るバスＯＳに接続される。このバスＤＳは入力バス［ｌ
Ｅに類似しており、出力パケットバスｌ＋ｃｓ及び出力
クロックバスｂｔｕｓを含む、出力回路、例えば回路Ｃ
ＴＩは、対応する信号ｔｌ＋１〜ｔｊｊによって規定さ
れる１つの周期の間に、その時にバスｂｅｓ上に存在す
るパケットをクロック信号ｈ！Ｉ（第３図参照）の作用
で対応レジスタｒｄｓに書き込む、その結果、タロツク
パルスＩ＋ｌ＋ｓに応答して前記パケット全体が前記レ
ジスタｒｄｓから出力リンクｌｓｌに逐次伝送される。

その池の出力リンクに関しても同様の動作が繰り返され
る。

各出力リンクへのパケットの供給は、少なくとも再伝送
すべきパケットが存在する限りは、バッファメモリ訂で
のパケットの読取りによって実施される。

出力ＦＩＦＯｒｓｌ　〜４ｓｊの１つ、例えばｆｓｌは
周期【ｊの最初に、読取り制御入力ｅｔｃに対応信号ｔ
ｊｉを受信して読取りアドレス＾Ｌを送出する。　ＦＩ
ＦＯの機能モードに鑑みて、前記アドレスはメモリＭＴ
内でリンク１！！１に再伝送される時を長い間待ってい
るパケットを含む位置のアドレスである。　ＦＩＦＯｆ
ｓｌはこれと同時に出力ｆｖｌにレベルＯの信号を与え
る。これは、このＦＩＦＯが空ではないことを意味する
。前記信号は読取りデー１−ｐｌの反転入力に送られ、
読取り制御信号ｌｅｅがバッファメモリに送られるよう
にし、それによって該バッファメモリの読取りを制御す
る。この動作に使用されるアドレスΔＬはＦＩＦＯｆ！
３１がその出力ｓｒｓに与えるアドレスであり、書込み
／読取りアドレスマルチプレクサ＋ｎｅｌは信号ｅａｒ
が不在であるために前記出力に向けられる。

このようにして読取られたパケットはバッファメモリＭ
Ｔによってバスｂｅｓに伝送される。このパケットは次
いで、クロック信号１．ｓの作用で、伝送回路ＣＴＩの
レジスタｒｄｓに書き込まれる。

これと同時に、出力ＦＩＦＯｒｓｌからその出力ｓｒｓ
に与えられたアドレス糺はＦＩＦＯｆａｌの入力に送ら
れる。この入力は更に導体ｆｖｌ上のレベルＯによって
パリデートされたデー）ｐａから書込み制御信号を受信
し、その結果１３号ｌｅｅを送出する。前記アドレスは
バッファメモリＭＴの読取り中の位置、従つていずれ空
になる位置に対応するため、ＦＩＦＯｆａｌに書き込ま
れて前述のごとく再使用される。

以上の動ｆヤは、再伝送すべきパケットがメモリＭＴに
よって供給される限り、連続的出力リンクで各周期［ｊ
毎に繰り返される。

そこで、再伝送すべきパケットが存在しない場合を考察
する０例えば、リンクｌｓｌとその出力ＦＩＦＯｆｓｌ
＆例にとると、このｒｌＦＯにアドレスが仝く存在しな
い場合は、このＦＩＦＯが空であることを知らぜる信号
ｒｖｌがこのＦＩＦＯから送出される。

前記信号ｒｖｌはゲートｐｌをブロックし、それによっ
てバッファメモリＭＴの読取り動作を完全に禁止する。

この信号はまたデー）ｐａもブロックし、ＦＩＦＯｆａ
ｌへの書込みも完全に禁止する。前記信号は更に管理ユ
ニットｕＧに送られて、該ユニットに交換マＩ・リクス
が当該出力リンクに伝送すべきパケットを有していない
ことを知らせる。これに対して、管理ユニツ１−ｔｌＧ
は例えばバスｂｅｓに空バケットの特徴を表す情報を送
る。

バスＯＳはバスＢＥと同様に管理ユニットｕＧまで延び
ているため、再伝送すべきバケツ１−がない場合には出
力リンクにサービスパケットを伝送することができる。

従って空パケットは、口わばこれらサービスパケットの
１つとなる。

管理ユニットＵＣによってバス１Ｊｃｓに伝送される空
のバケツ１−は、バッファメモリＭＴからの通信パケッ
トと同様に、出力回路ＣＴＩを介して出力リンクｆｉｌ
に送られる。

また、後述のように、何等かの簡単な補助手段を用いる
ことによって管理ユニットがサービスパケットを強制的
に伝送するようにすることらできる。

種々の周期的制御卸信号は、当該技術で一最的なように
、時間軸によって発生させる。これらの信号の形態は以
下の説明及び第３図から明らかであろう、第１図の装置
の種々の構成部材は一最的なタイプの部材である。

次に、第４図を参照しながら仮想回路を用いる伝送を説
明する。この場合は、各パケットのラベルが第２図のフ
ォーマットと異なって、仮想回路Ｃｖの番号のみひ含み
、アドレスは含まない、第４図の装置は明らかに第１図
と同様の構造を有する。

第１図と同じ部材には同じ符号を付した。

第４図の装置ではアドレス復号装置に代えて仮想回路メ
モリｍｃｖが使用されている。このメモリは信号ｔｉの
作用によってバスＩＣＥの各周期の間に読み収られるた
め、受信バケットの指示ＣＶをアドレスとして受容する
。前記パケットは信号１＋ｅで切替えられたマルチプレ
クサＩｌｌ　ａ　Ｖによって前記メモリに伝送される。

これに対して前記メモリは、前記パケットが再伝送すべ
きものであれば信号＾Ｓを送出し、前記パケットが管理
ユニットυＧ宛のものであれば信号ｕｄｌを送出する。

この動作は第１図の復号回路ｃｄａと全く同じである。

受信パケットの伝送に関しては、これ以後の動作も同じ
である。

この装置では、アドレス入替配線ＣＰＡも使用しない。

というのも、前記メモリＩＩＩ　ｃ　ｖがアドレス指示
ではなく葭、忠回路の変形指示Ｃｖ°を供給するからで
ある。

この装置ではまた、管理ユニットがリンクｕｄｇ及び＋
ａｇｖを介してメモリ＋ｎｃｖにアクセスし、該メモリ
の言込み及び読取りを実施せしめる。従って、メモリｍ
ｃｖが＝１１訳テーブルの機能を果たすように、指示Ｃ
Ｖの３値に対応する情報をこれらの（ｉＵに対応する位
置で前記メモリ＋ａｃｖに書き込むことができろ。

ここで、第５図を参照しながら本発明の管理ユニットの
具体例を説明する。

この管理ユニットυＧは主としてマイクロプロセッサＭ
Ｐと、メモリＨＭと、外部から前記マイクロプロセッサ
にアクセスするためのインクフエ゛−スユニツ１−ＩＮ
Ｔと、データバスＢＤ及びアドレスバスＤへを介して接
続される専用インタフェースＩＦＳとを含む。

管理ユニッ１−ＵＧは第１図又は第４図の交換素子ＥＣ
に接続される。この管理ユニッ１−１１Ｇには、第３図
に示した種々の周期信号を送出する時間軸ＩＩＴも具備
される。

第１図又は第４図の交換素子のバスｔｌＥの一部分であ
るバスｂｅｅはＦＩＦＯｇｍｅに接続される。導体ａｄ
ｌはゲートｇｐｅからなる呼び出し回路に接続される。

デー１’ｇｐｅは周期ｔｉ（第３図参照）の最初に信号
ｂｅによって開放され、交換素子を介して導体ａｄｌに
供給される呼び出し信号を伝送し、且つバスｂｅｅ上に
存在するパケットのＦＩＦＯｇ＋ｎｅへの書込みを開始
させる書込み制御信号ｓｐａを形成する６以上の動作は
交換素子が管理ユニッ１−Ｕ（：宛のパケットを受信す
る毎に繰り返される。

ＦｒＦＯｇＩＩｌｅはパケットを少なくとも１つ含んで
いれば信号ｇａｐを送出する。この信号はマイクロプロ
セッサＭＰによって定期的に問い合わせを受け、前記マ
イクロプロセッサはバスＢ＾に特定のアドレスを送る。

このアドレスはアドレス復号回路Ｄ＾に受信され、この
回路はデー１〜ｐｄＩ＃ｃを開放させる信号ｕ　Ｊ　ｔ
＊　ｃを送出する。このようにして、マイクロプロセッ
サＭＰはデータバスＤＯを介して、ＦＩＦＯｇｍｃで少
なくとも１つのパケットが侍医しているという情報を受
信する。マイクロプロセッサＭｌ’は次いでＦＩＦＯ［
？ｍｅ内のパケットを読取る。そのためにマイクロプロ
セッサはＦＩＯｇ＋ａｅの連続的部分に対応する新しい
アドレスを送出し、それと引き換えに復号回路Ｏａが読
取り制御１３号ａｄｌｅによって集合的に表されるアド
レス信号を送出する。前記集合信号ｕｄｌｅはマルチプ
レクサｇＩａｘに送られ、ＦＩＦＯｇｍｃ″Ｃ−読取ら
れたバケツ！・の部分を１ワードずつデータバスＤＤに
送出せ“しめる、このバケツ１へはマイクロプロセッサ
Ｍｒに書き込まれ且つ処理される０以上の動（９は、Ｆ
ＩＦＯｇ＋ａｅが交換素子によって供給されたパケット
を含む限り繰り返される。

デー１−ｐｄ＋ａｅのようなゲートは一般的には、例え
ば現時点のトラヒックの制御又は機能監視のために、マ
イクロプロセッサが特定導体上に存在する管理ユニツ１
−ＵＧ内又は交換素子ＥＣ内の状態を認識できるように
する。特に、信号【１ｃ（第１図）は、マイクロプロセ
ッサに各空バケットの受信を知らせるべく、バスＩｃｅ
の一部分であり従ってマイクロプロセッサに連通し得る
バスｂｉｅに送られ、これと同時に信号Ｌｉｌ／Ｌｉｉ
が前記パケットを受信する入力リンクを特定する。

交換素子ＥＣの出力バスＢＳはＯＲタイプのマルチブル
ゲ−１−８ｕ＋ｓの出力に接続される。前記ゲートの２
つの入力はＡＮＤタイプのマルチプルゲ−１−ｇｐａ及
びｇｐｖの出力に接続され、これらのゲートは夫々２つ
のレジスタｇｒｓ及びＢｙの出力に接続される。これら
レジスタの各々は伝送すべきパケットを書き込むために
具備される。

導体ｒｖは、第１図又は第４図の導体ｆｖｌ〜ｆｖｊ、
　ｒＵＪち出力ＦＩＦＯが再伝送すべきバケツ１〜のア
ドレスを含んでいない時に該ＦＩＦＯから信号を受信す
る導体全体に対応する。従って、この導体ｒｖＪ二の信
ぢは周期［ｊの間に問い合わせを受けたＦＩＦＯが空で
あることを示す。この１３号はゲートｇ＋＋ｖの入力に
Ｊｊ、えられる、先ず、このデー１−がデー１−ｇｐｌ
から信号を受信しない場合を想定する。この場合には前
記ゲートが開放され、その結果レジスタｇＬｖに含まれ
たパケットが出力バスＢＳに１云）′！、される。この
パケットは空である。このバケツ１〜は手動交換器によ
ってレジスタＢｙに書き込まれたもの、又はマイクロプ
ロセッサＭｒｌこよって前記レジスタにＧき込まれた乙
のであり得る。

逆に、デー１’１Ｎ）ｌが出力信号を送出すればゲート
ｇｐｓが開放され、レジスタビ「Ｓに含まれたパケッｊ
・が伝送されることになる。レジスタｇｒｓはデータバ
スＣＤを介して直接マイクロプロセッサＭＰからパケッ
トを１ワードずつ受信する。対応アドレスａｄｍａはア
ドレスバス［ｌａによって受信され且つアドレス複合器
り八で復号される。

マイクロプロセッサＭｌ’によってレジスタｇｒｅに出
力リンクのアイデンティティを書き込む場合にもこれと
同じレジスタ書込み動作が使用される。

前記アイデンティティは当該出力リンクに割当てられた
周期Ｌｊの名称Ｌｊｌ〜ｔｊｊである。一方、比較にｇ
　（ｊ　＋ｎには時間軸［ＩＴから信号Ｌｊｉ〜Ｌｊｊ
が送られる。

レジスタＢｒｃの内容と前記比較器に送られた信号Ｌｊ
ｉ〜Ｌｊｊが同じであれば、前記比較器はゲートｇｐｌ
のブロックを解除する信号Ｈａｖを送出する。

マイクロプロセッサＭｌ’は、出力リンクにパケットを
伝送しなければならない時は、レジスタＨｒｅでそのパ
ケッＩ・を用意し、宛先のアドレスをレジスｇｒｅで用
意する。このパウーツトの伝送が、交換素子ＥＣのトラ
ヒックと比較して優先的ではない場合には、マイクロプ
ロセッサはフリップフロップｇｂｅを作動させて前記パ
ケットの伝送を命令する。

そのためには、対応アドレスを送出するだけでよい、こ
のアドレスはアドレス復号回路り八で復号され、この復
号回路からフリップフロップＢＬ＋ｃの入力Ｓに信号ａ
ｇｂｅが送られる。これに先立ってマイクロブロセッ１
）°は、伝送を待っているパケットが既に存在しないか
どうかを確認するために、アドレスＬ＋ｄｂｅによって
バリデートされ且つフリップフロップｇｂｅの出力ｑに
接続されたゲートｐｇｌ＋ｅによりフリップフロップｇ
ｂｅの状態を読み収っておく必要がある。前記出力Ｑは
ＤフリップフロップＨｃｅの入力りに接続され、前記Ｄ
フリップフロップの出力ｑは第２Ｄフリツプフロツプｇ
ｄｃの入力りに接続される。これら２つのフリップフロ
ップの入力Ｃは信号１＋ｃを受信する。従って、これら
のフリップフロップは順次侭能し、デー１’ｐｇｅは最
終的にデー１−ｇｐｌを開放させる信号ｓｇｅを送出す
る。これは、前述のごとく、比較２Ｈｇｃ＋ｉが信号ｇ
ｅＶ、即ち出力リンクのアドレス指定サイクルでレジス
タｇｒｅの内容によって指示されるリンクに到達したこ
とを知らせる信号を送出する時、又は信号「Ｖが交換素
子ＩＥｃか・ら供給された１専、即ち当該出力リンクに
パケットを伝送してはならない時に実施される。従って
、バスｂｅｓには空パケットではなくレジスタｇｒｓの
内容が送られることになる。また、ゲートｇｐｌの出力
信号はフリップフロップｇｂｅの入力Ｒに送られて該ゲ
ートを初期位置に戻し、フリップフロップｇｅｅ及びＨ
ｄｅも２つのパルス１１ｅの後で初期位置に戻る。

但し、緊急メツセージを優先的に伝送できるようにする
ことも可能である。そこで、このような結果を得るため
に本発明で使用する手段に付いて説明する。これは後述
のように、第１図及び第４図に基づいて説明した交換素
子ＥＣをほんの少し改変しただけのものである。

当該パケットの伝送が優先的である場合には、マイクロ
プロセッサＭＰはフリップフロラ１ｇｂｅを作動させる
前に、アドレスａｇｂｆを供給してフリップフロップｇ
ｂ「を作動させる。

この場合には、交換素子が導体ｆｖに伝送ずべきパケッ
トの不在を知らせるのを待つ必要はない。

フリップフロップｇｂｒの出力ｑの信号ｓｂｆがＯＲゲ
デーｇｆｃを介して同じ効果３発生させる、即ち信号ｇ
ｅｖ及びｓｇｅと共にゲートｇｐｌのブロックを解除さ
せるからである。従ってレジスタＢｓに含まれているパ
ケットはレジスタｇｒｅに含まれたアイデンディをもつ
出力リンクにｍ１当てられた第１周期が始まるとすぐに
バスＥＬＳに伝送される。デー１−ｇｐｌの出力信号も
交換素子ＥＣに付加されたゲートｉｆｖ方向で導１ホｒ
ａｙに伝送される。前記ゲートｉＣｖは〔３号［ｃｖに
よって、出力ＦＩＦＯｒｓｌ〜ｒｓｊの読取り制御人力
１ｆｃへの信号ｔｉｔ／ｊの伝送をブロックする。この
信号ｆｅｗはデー１−ｐｉのト１加入力を介して該ゲー
トをブロックする。その結果、出力ＦＩＦＯ及びバッフ
ァメモリＭＴでの読取りが禁止されるため、管理ユニッ
トυＧから供給されたパケットの書込み場所ができる。

導体ｂｇｔｔｒによるフリップフロップｇｔ＋ｆの再初
期化は、フリップフロップｇｂｅの場合と全く同様に、
導体ｆｃｖによって直接実施し得、又は適当なアドレス
を用いてマイクロプロセッサＭＰにより直接行うことが
できる。

第５図には、バスＢ＾及び８Ｄに接続された装置ＣＭも
示されている。この装置ＣＭは主としてアドレスレジス
タＣへ及びデレジスタＣＤを含む、この装Ｔ１ｃＭはリ
ンクａｃｌｌ及びｍｇｖを介して、第４図の交換素子に
含まれた仮想回路メモリに接続される。この装置は前述
のごとき仮想回路に関する情報を一般的な方法で前記メ
モリに書込み且つ読取るのに使用される。この装置は仮
想回路メモリとして使用するメモリのタイプに応じて異
なるため詳述はしない、但し、この装置ＣＭの機能はこ
れに与えられる信号ｔｉｅ及びＬｊに左右され得ること
に留意されたい、これは、仮想回路メモリの内容の変化
が受信バケットの伝送における前記メモリの正常ｖ１能
を妨害しないように、受信されたパケットが交換素子に
伝送されない期間、又は伝送操作用期間に機能するよう
にするためである。アドレスレジスタＣＡはマイクロプ
ロセッサから送出される仮想回路メモリのアドレスを受
信する。マイクロプロセッサは前記仮想回路メモリで伝
送データの読取り又は書込みを行わなければならない、
これらのデータはレジスタＣＤによって伝送される。

以上説明してきた管理ユニットは入力バス［ｌＥ及び出
力バスＤＳに接続されて、交換素子の入力回路及び出力
回路に直接連通する。このユニットは交換素子の交換回
路が正常に機能しているか石かには左右されない、この
ユニットは詰ユニット宛のパケットを受信する。これら
のパケットは、復号回路ｃｃｌａ（第１図及び第４図）
の出力ａｄｌが呼び出し信号を供給する限り、バスＩｌ
Ｅ上に現れるとすぐに送られる。この回路は極めて簡単
な構造を有し、故障の確率が極めて低い、このユニット
は、トラッりがそれを必要とするく空パケッｌ−）か、
もしくはＳγ可する（非優先的サービスパケット）時、
又は情況に（ふわりなく（優先パケット）、パケットを
受信回路に向けて直接バスＥＬＳに送ることができる。

従って、このような構造にすれば管理ユニットに与えら
れる伝送の可能性に関して大きな安全性が得られる。

前述のごとく、交換データ束の中には常に空パケットが
存在する。この皿の管理ユニットは各交換素子に対応す
るため、交換網全体の管理ユニットには、いわば、有意
な情報量を交換できる固有の伝送能力が与えられ、しか
もそのために通信用伝送能力が影響を受けることはない
、また、少なくとも一部分がこれらの管理ユニットによ
って共有されるような分散型交換網制御システムの実現
も可能になる。その場合には、管理ユニットが前述より
多くの情報を交換素子から受容し得る０例えば、出力Ｆ
ＩＦＯがその充填状態を個々に知らせることができれば
、管理ユニットは対応する各出力リンクの充填状態をシ
・ｒ価することができる。従って、このような交換素子
で幇成した交換網を介して行われる通信は総て、１つの
管理ユニットから別の管理ユニットへと再伝送されるサ
ービスパケットの伝送で開始することができ、そのため
新しい通１３操作によって交換網のいずれかの地点で供
給過剰状態が起こらないか否かのｌ認が可能になる。

尚、本発明は前述の具体例には限定されず、その範囲内
で様／／に変形し得ると理解されたい。

【図面の簡単な説明】

第１図は本発明の管理ユニットを具（ｌｉｉｉし得る交
換泰子の一具体例を示す簡略：Ｊ！明図、第２図はパケ
ットのフォーマットを示ず説明図、第３図は第１図の交
換素子で使用される様々な時間軸信号を表す曲線、第４
図は第１図の交換素子の一変形例を示す簡略説明図、第
５図は本発明の管理ユニットの回路を示す簡略説明図で
ある。 ＣＲＩ〜Ｃ１１ｉ・・・・・・受信回路、ＵＧ・・・・
・・管理ユニット、ＭＴ・・・・・・バッファメモリ。 ＦＩＧ、２ ＦＩＧ、３ ヒヒ ｗｄｔ ｂ

Claims (7)

【特許請求の範囲】
1. （１）非同期時分割によって伝送されるデータの交換素
   子を管理する管理ユニットであつて、複数の受信回路と
   、複数の送信回路と、バッファメモリシステムとを含み
   、各受信回路が夫々１つの入力リンクに対応し且つ対応
   入力リンクに受信されたパケットを入力バスに送り、各
   出力回路が夫々１つの出力リンクに対応し且つその対応
   出力リンクに出力バスから供給されたパケットを送り、
   前記バッファメモリシステムが受信回路のパケットを選
   択的に送信回路に伝送し、そのために入力バスと出力バ
   スとの間に接続されており、該管理ユニットが更に、交
   換素子の入力バス上に存在するパケットを受信するよう
   に配置された入力手段と、交換素子の出力バスにパケッ
   トを供給するように配置された出力手段とを含み、これ
   らの受信及び送信がバッファメモリシステムの制御下で
   行われることを特徴とする管理ユニット。
2. （２）前記入力手段が、バッファメモリシステムから送
   られた呼び出し信号の存在を知らせる呼び出し回路と入
   力メモリとを含み、前記呼び出し回路が前記呼び出し信
   号を受信して、交換素子の入力バス上に存在するパケッ
   トを管理ユニットの入力メモリに書き込む動作を制御す
   ることを特徴とする請求項１に記載の管理ユニット。
3. （３）前記入力メモリが複数のパケットを書込むことの
   できるＦＩＦＯであることを特徴とする請求項２に記載
   の管理ユニット。
4. （４）前記出力手段が、前記バッファメモリシステムに
   伝送すべきパケットが存在しないことを知らせる使用可
   能信号を受信する送信回路と出力レジスタとを含み、前
   記送信回路が前記使用可能信号を受信して、前記出力レ
   ジスタに記憶されたパケットを交換素子の出力バスに送
   ることを決定することを特徴とする請求項１から３のい
   ずれか一項に記載の管理ユニット。
5. （５）前記出力レジスタが送信すべきパケット用のレジ
   スタを少なくとも１つ含むと共に、空パケット用のレジ
   スタも含み、前記送信パケットレジスタに伝送すべきパ
   ケットが存在しない場合には、空パケットレジスタに含
   まれたパケットが交換素子の出力バスに伝送されること
   を特徴とする請求項４に記載の管理ユニット。
6. （６）交換素子に再伝送すべきパケットがないことを知
   らせる前記信号と同じ効果をもつ信号を供給する割込み
   回路も含み、前記出力回路が交換素子で再伝送すべきパ
   ケットの不在を知らせる前記信号と同じ効果をもつ割込
   み信号も供給することを特徴とする請求項５に記載の管
   理ユニット。
7. （７）書込み／読取り時に前記バッファメモリシステム
   の仮想回路のメモリの１つにアクセスする手段も含むこ
   とを特徴とする請求項１から６のいずれか一項に記載の
   管理ユニット。