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Die vorliegende Erfindung betrifft eine
Verwaltungseinheit für ein Datenschaltelement asynchronen
Zeitmultiplextyps, auch asynchrone Zeitschaltmatrix oder ATD genannt
(Asynchronous Time Division). Der Ausdruck "Daten" soll hier in
seiner weitesten Bedeutung verstanden werden und umfaßt
Sprachinformationen, Bildinformationen und alle Arten von
Daten im üblichen Sinne, die im Rahmen des dienstintegrierten
digitalen Netzes (ISDN) übertragen werden sollen.
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Bei der asynchronen Zeitmultiplexübertragung, wie sie
hier verstanden wird, wird das Übertragungsmedium einer
Übertragungsverbindung zeitlich in gleiche Intervalle unterteilt,
von denen jedes eine Zelle bzw. einen Block transportiert,
d.h. eine Gruppe mit einer bestimmten Anzahl an binären
Informationselementen oder Bits einschließlich eines Etiketts, die
eine Bestimmungsangabe enthält, und eines Datenfelds, das die
eigentliche Nachricht enthält. Die Datengeschwindigkeit der
Übertragungsverbindung liegt bei den derzeitigen Projekten in
der Größenordnung von einigen hundert Megabits pro Sekunde.
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Das Schalten der Daten besteht darin, die so
strukturierte Information mehrerer Eingangsverbindungen zu empfangen
und diese Information über mehrere Ausgangsverbindungen weiter
zu übertragen. Genauer gesagt wird ein über eine der
Eingangsverbindungen empfangener Block über eine der
Ausgangsverbindungen weiter übertragen, die durch die im Datenblock
enthaltene Bestimmungsadresse bezeichnet ist.
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Unter einem Schaltelement wird eine Einheit
verstanden, die ein solches Umschalten zwischen einer definierten
Anzahl von Eingangsverbindungen und einer definierten Anzahl
von Ausgangsverbindungen durchführt. Diese Schaltelemente
können in einem mehrstufigen Schaltnetz zusammengefaßt sein.
In diesem Fall muß die Bestimmungsadresse den Bedürfnissen
jedes der durchlaufenen Schaltelemente Rechnung tragen.
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Bei einem einzelnen Schaltelement sowie bei
stationärein
Schaltzustand bilden die von einer Eingangsverbindung
kommenden und für eine gleiche Ausgangsverbindung bestimmten
Blöcke einen Datenfluß, dessen mittlere Geschwindigkeit
konstant ist, dessen Momentangeschwindigkeit jedoch Fluktuationen
unterliegt, die man als zufällig bezeichnen kann. Die über
eine Ausgangsverbindung weiter übertragenen Blöcke kommen von
mehreren Eingangsverbindungen her und stellen die
Zusammenführung mehrerer unabhängiger Datenflüsse dar. Die
Steuereinrichtungen des Netzes müssen so beschaffen sein, daß die
mittlere dieser Zusammenführung entsprechende Datengeschwindigkeit
mindestens ebenso groß wie die Übertragungskapazität der
Ausgangsverbindung ist, um jeden Stau zu vermeiden. Im Interesse
eines hohen Wirkungsgrads muß aber die mittlere
Gesamtgeschwindigkeit so nahe wie möglich bei der nominalen
Übertragungskapazität der Verbindung liegen. Dies bedeutet, daß die
Zusammenführung der momentanen Datenflüsse gelegentlich die
Übertragungskapazität der Ausgangsverbindung übersteigt.
Außerhalb dieser Spitzenperioden wird diese Kapazität jedoch
nicht voll ausgenutzt.
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Bezogen auf ein Schaltelement führen die
vorhergehenden Überlegungen dazu, daß ein Pufferspeicher vorgesehen wird,
der die von den Eingangsverbindungen kommenden Blöcke empfängt
und solange speichert, bis sie über die Ausgangsverbindungen
weiter übertragen werden können.
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Ein dem soeben definierten Bedarf entsprechendes
Schaltelement ist Gegenstand des französischen Patents Nº
2 538 976. Darin wird ein Schaltelement für Daten beschrieben
die im asynchronen Zeitmultiplexmodus übertragen werden, mit
Empfangsschaltungen, die je einer Eingangsverbindung
zugeordnet sind und Blöcke liefern, die über diese Eingangsverbindung
empfangen wurden; mit Sendeschaltungen, die je einer
Ausgangsverbindung zugeordnet sind und Blöcke über diese
Ausgangsverbindung übermitteln, mit einem Pufferspeicher, der die
empfangenen, von den Empfangsschaltungen gelieferten Blöcke
speichert und Blöcke an die Sendeschaltungen zur Weiterübertragung
liefert, und mit einer Einrichtung zum Adressieren des
Pufferspeichers, die eine Schreibadressenquelle und eine
Leseadressenquelle aufweist.
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Beim Empfang erscheinen die empfangenen Datenblöcke
auf einem zum Pufferspeicher führenden Datenbus, in welchem
die empfangenen Blöcke der verschiedenen Eingangsverbindungen
zyklisch gespeichert werden. Parallel dazu wird das Etikett
jedes Blocks mit Hilfe eines Steuerspeichers analysiert und
liefert die Adresse der Ausgangsverbindung, für die der Block
bestimmt ist. Diese Adresse bezeichnet einen Speicher vom Typ
FIFO (first in - first out), der dieser Ausgangsverbindung
zugeordnet ist. Der Speicher ermöglicht das Einschreiben der
Adresse des Platzes im Pufferspeicher, in welchen der
betreffende Block abgespeichert worden ist. Der Ausgangs-FIFO jeder
Ausgangsverbindung zeigt somit an, wo im Pufferspeicher die
über die Ausgangsverbindung weiter zu übertragenden
Datenblökke ausgelesen werden müssen.
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Beim Senden werden die Ausgangs-FIFOs zyklisch
abgefragt. Jeder von ihnen liefert, sofern er nicht leer ist, die
Adresse des Platzes im Pufferspeicher, an dem der älteste
empfangene Block wartet, der über die zugeordnete
Ausgangsverbindung weiter übertragen werden muß. Der Pufferspeicher wird
dann für diese Adresse einer Leseoperation unterzogen. Der
gelesene Block wird über einen Ausgangsbus geliefert und
erreicht eine Sendeschaltung, durch die er über die
Ausgangsverbindung übertragen wird.
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Die am gleichen Tag eingereichte Patentanmeldung der
vorliegenden Anmelderin mit dem Titel "Elément de commutation
de données transmises par multiplexage temporel asynchrone"
zielt auf die Verbesserung des Wirkungsgrads des
Pufferspeichers in einem Schaltelement der soeben beschriebenen Art ab,
was die Verringerung von dessen Abmessungen oder die
Steigerung der Leistungsfähigkeit des Schaltelements ermöglicht.
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Die vorliegende Erfindung geht von der Tatsache aus,
daß es unter den über eine Ausgangsverbindung, die zugleich in
einer folgenden Schaltstufe eine Eingangsverbindung ist,
übertragenen Datenblöcken nicht übertragbare Blöcke gibt, d.h.
Blöcke, die nicht weiter übertragen werden sollen oder können.
Bei den meisten dieser Blöcke handelt es sich um "leere"
Blökke. Wie nämlich bereits gesagt wurde, erreicht die nominelle
Übertragungskapazität einer Ausgangsverbindung außerhalb der
Spitzenperioden nicht die Summe der ihr zugeführten
Datenflüsse. Es gibt also Blöcke, für die am Anfang überhaupt keine
Nachricht verfügbar ist. Diese Datenblöcke werden dann mit
einer Bitkonfiguration gefüllt, bei der nur sehr geringe
Chancen bestehen, daß sie von einem Nachrichtenblock wiederholt
wird. Die Übertragung solcher leerer Blöcke bietet im übrigen
den Vorteil, die Synchronisation der Empfangsschaltung
hinsichtlich des zeitlichen Zerlegens in Intervalle zu
ermöglichen.
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Es wird daher vorgeschlagen, daß das Schaltelement
eine Schreib-Sperrschaltung aufweist, die durch den Inhalt
eines empfangenen Blocks oder das Fehlen eines empfangenen
Blocks konditioniert wird und ein Sperrsignal liefert, und daß
die Adressenquelle einen Sperranschluß aufweist, der von
diesem Sperrsignal gesteuert wird, derart, daß dann im
Pufferspeicher kein Speicherplatz besetzt wird.
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Die Adressenquelle kann ein Zähler sein, der die
aufeinanderfolgenden Schreibadressen des Pufferspeichers liefert,
wobei die Sperrschaltung das Weiterlaufen des Zählers hindert
und so die Benutzung eines Speicherplatzes im Pufferspeicher
vermeidet.
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Die Adressenquelle kann einen Adressenspeicher der
Plätze des Pufferspeichers aufweisen, die durch die bereits
weiter übertragenen Blöcke freigeworden sind. Das Sperrsignal
verhindert somit das Lesen einer Adresse in diesem
Adressenspeicher. Letzterer sollte vorteilhafterweise ein
FIFO-Speicher sein.
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Die Identifikation der Blöcke, die nicht weiter
übertragen werden sollen, erfolgt vor allem durch eine Schaltung
zum Dekodieren des Adressenabschnitts des Etiketts. Sie kann
auch durch die Empfangsschaltung bewirkt werden, wenn es keine
zu liefernden Nachrichtenblock gibt, weil die Schaltung
entweder einen leeren Block empfangen hat oder weil ein empfangener
Block nicht in dem Moment bereitsteht, in welchem die
Schaltung einen Block liefern muß, oder weil sich weiter die
Empfangsschaltung nicht im normalen Betriebszustand befindet,
indem sie beispielsweise keine Synchronisation mehr besitzt
oder außer Betrieb ist.
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Diese Maßnahmen finden darüber hinaus in Fällen
Anwendung, in denen die Lenkung des Datentransports selbsttätig
erfolgt, indem das Etikett jedes zu befördernden Blocks
Zieladressenangaben für jedes der zu durchlaufenden Schaltelemente
aufweist, oder in denen die Lenkung auf der Basis einer
virtuellen Schaltung erfolgt, wobei die im Etikett jedes zu
befördernden Blocks enthaltene Adressenangabe in jedem
durchlaufenen Schaltelement einer Umsetzung unterzogen werden muß.
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Die vorliegende Erfindung zielt darauf ab, ein
Datenschaltelement vom asynchronen Zeitmultiplextyp der in den
beiden erwähnten Dokumenten beschriebenen Art mit einer
Verwaltungseinheit auszustatten, die in der Lage ist, mit den
Eingangsverbindungen und den Ausgangsverbindungen des
Schaltelements auch dann in Verbindung zu treten, wenn das
Schaltelement versagt.
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Eine solche Verwaltungseinheit ist im allgemeinen eine
logische Einrichtung, welche Informationen im Schaltelement
sammelt und solche an ihrem Eingangsverbindungen empfängt, um
Steuersignale an das Schaltelement sowie Informationen über
ihre Ausgangsverbindungen zu liefern.
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Eine übliche Anschlußweise einer solchen
Verwaltungseinheit besteht darin, sie mit einem Ausgang und einem Eingang
des Schaltelements zu verbinden. Daraus ergibt sich sofort,
daß, wenn das Schaltelement versagt, die Verwaltungseinheit
keinen Anschluß mehr an die Eingangs- und die
Ausgangsverbindungen des Schaltelements besitzt. Sie kann also selbst eine
Nachricht über die Störung nicht übertragen. Darüber hinaus
kann die Verwaltungseinheit Verbindung mit dem Schaltelement
selber nur durch Schaltungen aufnehmen, die speziell zu diesem
Zweck installiert wurden und sich in das Schaltelement
erstrecken, was zumindest zusätzliche Kosten bedeutet. Dies ist
insbesondere dann der Fall, wenn die Verwaltungseinheit
Informationen bezüglich des Verkehrs auf den Eingangs- und den
Ausgangsverbindungen des Schaltelements liefern soll.
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Weiter beschreiben die Dokumente FR-A-2 526 613 und
EP-A-0 251 965 beide einen Schalter für Datenpakete (oder
Datenblöcke) mit einer Steuereinheit, die an den Eingangsbus
und den Ausgangsbus einer Schaltmatrix angeschlossen ist. In
beiden Fällen handelt es sich jedoch um eine Steuereinheit,
die in die Wirkungsweise der Schaltmatrix eingreift und
demgemäß alle Datenblöcke empfangen muß, die auf dem Eingangsbus
ankommen, oder die von sich aus Datenblöcke über den
Ausgangsbus übertragen muß. Unter diesen Bedingungen müssen die
Eingangs- und die Ausgangsschaltungen der Verwaltungseinheit mit
der sehr hohen Datengeschwindigkeit der Blöcke auf diesen
Bussen fertigwerden, was sie teuer macht oder die
Datengeschwindigkeit begrenzt.
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Die Erfindung betrifft eine Verwaltungseinheit, die
nicht unter diesen Nachteilen leidet.
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Gegenstand der Erfindung ist somit eine
Verwaltungseinheit mit Eingangsmitteln, die zum Empfangen von
Datenblökken ausgelegt sind, welche auf dem Eingangsbus des
Schaltelements auftreten, und mit Ausgangsmitteln, die zum Liefern der
Datenblöcke über den Ausgangsbus des Schaltelements ausgelegt
sind, und dies in beiden Fällen unter Steuerung durch das
Schaltelement.
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Die so aufgebaute Verwaltungseinheit, die an den
Eingangsbus und den Ausgangsbus des Schaltelements angeschlossen
ist, steht somit unmittelbar mit den Empfangsschaltungen der
Eingangsverbindungen und mit den Sendeschaltungen der
Ausgangsverbindungen in Verbindung, ohne daß sie vom
einwandfreien
Funktionieren des Schaltelements abhängt.
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Die Eingangsmittel weisen vorzugsweise eine
Rufschaltung, die ein vom Schaltelement kommendes Rufsignal
identifiziert, und einen Eingangsspeicher auf, wobei die Rufschaltung
das Einschreiben des auf dem Eingangsbus des Schaltelements
vorhandenen Datenblocks in den Eingangsspeicher der
Verwaltungseinheit steuert. Dieser Eingangsspeicher soll
vorzugsweise ein FIFO-Speicher sein, der mehrere Datenblöcke
speichern kann.
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Die Ausgangsmittel weisen vorzugsweise eine
Übermittlungsschaltung, die das Fehlen eines zu übertragenden
Datenblocks im Schaltelement nachweist, und ein Ausgangsregister
auf, wobei die Übermittlungsschaltung über den Ausgangsbus des
Schaltelements dann den Block liefert, der im Ausgangsregister
enthalten ist.
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Einrichtungen dieser Art ermöglichen einen selektiven
Zugang der Verwaltungseinheit zu den Eingangs- und
Ausgangsbussen, was die Belastung der Verwaltungseinheit verringert.
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Weiter weist die Verwaltungseinheit gemäß einem
zusätzlichen Merkmal der Erfindung eine Zwangsschaltung auf, die
die Weiterübertragung eines Blocks aus dem Schaltelement
verhindert, um die Übermittlung des im Ausgangsregister der
Verwaltungseinheit enthaltenen Datenblock zu ermöglichen. Dieser
kann so eine Beförderungspriorität nutzen.
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Die Verwaltungseinheit weist weiter vorzugsweise einen
Mikroprozessor mit dessen Speichern sowie eine spezielle
Schnittstelle auf, die vor allem den FIFO-Eingangsspeicher und
das Ausgangsregister enthält, die über Multiplex- und
Demultiplexeinrichtungen Anschluß an den Datenbus des Mikroprozessors
erhalten.
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Die Verwaltungseinheit umfaßt weiter Schreib- und
Lesezugangseinrichtungen zu einem Speicher aus virtuellen
Schaltungen des Schaltelements.
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Die verschiedenen Ziele und Merkmale der Erfindung
werden in der nachfolgenden Beschreibung erläutert, die
beispielshalber und ohne Beschränkungsabsicht unter Bezugnahme
auf die beigefügten Figuren gegeben wird.
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Figur 1 stellt das vereinfachte Gesamtblockschaltbild
eines Ausführungsbeispiels eines Schaltelements dar, das mit
der Verwaltungseinheit gemäß der vorliegenden Erfindung
ausgestattet werden kann;
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Figur 2 stellt das Format eines Datenblocks dar;
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Figur 3 stellt die Formen der verschiedenen Signale
der Zeitbasis dar, die im Schaltelement der Figur 1 zum
Einsatz kommen;
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Figur 4 stellt das Blockschaltbild einer Variante des
Schaltelements der Figur 1 dar; und
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Figur 5 stellt das Blockschaltbild der Schaltungen
eines Ausführungsbeispiels der Verwaltungseinheit gemäß der
Erfindung dar.
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Figur 1 stellt das vereinfachte Blockschaltbild der
Gesamtstruktur eines Ausführungsbeispiels eines Schaltelements
dar, das mit einer Verwaltungseinheit gemäß der Erfindung
ausgestattet werden kann. Das Schaltelement ist im Fall eines
sich selbst lenkenden Datentransports eine im ATD-Verfahren
arbeitende asynchrone Zeitschaltmatrix.
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Diese Matrix weist eine Anzahl i von gleichen
Empfangsschaltungen CR1 bis CRi auf, an die jeweils eine der i
Eingangsverbindungen le1 bis lei angeschlossen ist. Die
Schaltung CR1 ist teilweise explizit dargestellt, während die
Schaltungen CR2 und CRi nur summarisch wiedergegeben sind, um
die Zeichnung nicht zu überladen.
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Die Empfangsschatlung CR1 weist eine
Taktentnahmeschaltung ceh auf, die ein Taktsignal liefert, das mit den
über die Verbindung le1 empfangen Signalen synchronisiert
ist und unter anderem die Erfassung der auf der Verbindung le1
befindlichen digitalen Signale ermöglicht, um sie seriell in
ein Eingangs-Schieberegister rde einzugeben. Das Eingangs-
Schieberegister kann einen ganzen Übertragungsblock aufnehmen
und parallel über seinen Ausgang spe an ein
Eingangs-Pufferregister
rte abgeben, das ein FIFO-Speicher sein kann. Die
Empfangsschaltung CR1 weist weiter eine
Eingangsverwaltungseinrichtung dge auf, welche die parallel am Ausgang des Registers
rde gelieferten Datenblöcke empfängt, wobei dieses Register
das Eingangs-Pufferregister rte steuert und insbesondere das
Lesen desselben ermöglicht. Zu diesem Zweck ist die
Verwaltungseinrichtung dge an einen Eingangstaktbus bhe, der ihr
Steuersignale liefert, und an einen Eingangsinformationsbus
bie angeschlossen, über den sie Informationssignale liefert.
Das Eingangs-Pufferregister rte ist seinerseits an einen
Eingangsblockbus bce angeschlossen.
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Die genannten drei Busse bhe, bie und bce bilden
zusammen den Eingangsbus BE. In den Bus BE teilen sich
zeitweilig in einem Zyklus CE die Empfangsschaltungen, wobei die
Zyklusdauer höchstens der Übertragungsdauer eines Blocks über
die Eingangsverbindungen entspricht und i gleiche Perioden ti
aufweist, die individuell mit ti1 bis tii bezeichnet sind
(vergl. Figur 3), und zwar jeweils eine Periode für jede der
Empfangsschaltungen CR1 bis CRi.
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Neben sonstigen Funktionen ist die
Verwaltungseinrichtung dge mit dem Auffinden der Perioden beauftragt, in denen
von der Empfangsschaltung CR1 über den Bus bce kein einziger
Datenblock angeboten wird, und diese Perioden meldet sie durch
Anlegen eines Freisignals an den Leiter tle des Busses bie.
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Das Pufferspeichersystem SMT empfängt also in jeder
Periode ti entweder einen von einer Empfangsschaltung CR
erhaltenen Datenblock CL oder ein Freisignal tle.
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Das Format eines Datenblocks CL ist in Figur 2
dargestellt. Der Block weist ein Datenfeld CD und ein Etikett EE
auf, das seinerseits beispielsweise vier Adressen AD1 bis AD4
sowie eine Zuordnungsnummer CV umfaßt. Das Datenfeld kann 32
Oktette enthalten. Die erste Adresse AD1 ist diejenige, die
als Adressangabe für die betrachtete Matrix dienen soll. Die
folgenden Adressen sind für die Matrizen bestimmt, welche der
betrachtete Block später durchlaufen soll. Die
Zuordnungsnummer
CV spielt eine entsprechende Rolle in Bezug auf die
Endstationsausrüstung des Netzes, die schließlich den Block
empfangen und übermitteln muß. Da die Matrizen eines Netzes alle
gleich sind, muß jede von ihnen eine Adressenangabe der Zelle
erhalten, die von ihr empfangen wird, wobei diese Adresse von
der ersten Adresse des Etiketts EE des gerade empfangenen
Blocks geliefert wird. Damit dies geschieht, besitzt die
vorliegende Matrix eine Adressenpermutationsverdrahtung CPA
zwischen dem Bus bce und dem Pufferspeicher MT, aufgrund deren
die Adresse AD1 in die letzte Position des Etiketts EE kommt,
während die Adressen AD2 bis AD4 sowie CV um eine Position
nach vorne rücken. Bei der Weiterübertragung des Datenblocks
wird also die Adresse AD2 für die Matrix der folgenden Stufe
eines Matrixnetzes entsprechend der Figur 1 zur Adresse AD1.
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Wie Figur 1 zeigt, wird die Adresse AD1 an eine
Adressendekodierschaltung cda geliefert. Diese liefert als Antwort
ein Signal über einen der j Ausgangsadressenleiter AS, die
individuell mit as1 bis asj bezeichnet sind, falls der
Datenblock weiter übertragen werden soll. Dadurch wird die
Ausgangsverbindung identifiziert, über die der Block übertragen
werden muß. Bei einem Datenblock, der nicht weiterübertragen
werden soll, wie beispielsweise im Fall eines für die
Verwaltungseinheit UG der vorliegenden Matrix bestimmten Blocks,
liefert die Dekodierschaltung stattdessen ein Signal über den
Leiter ad1.
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In einem ersten Schritt soll nunmehr der Fall
betrachtet werden, daß der empfangene Datenblock CL ein
Nachrichtenblock ist, der über eine der Ausgangsverbindungen ls1 bis lsj
weiter übertragen werden soll. Die Adressendekodierschaltung
cda liefert also ein Signal, beispielsweise über den Leiter
asj. Sie liefert nicht das Signal ad1. Drüber hinaus gibt es
auch kein Signal tle.
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Es sei weiter angenommen, daß ein Signal mtp fehlt,
was solange der Fall ist, wie der Pufferspeicher einen
Eingangsblock empfangen kann, worauf im folgenden eingegangen
wird.
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Es sei an dieser Stelle darauf hingewiesen, daß
allgemein im vorliegenden Text oft mit dem gleichen Bezugszeichen
ein Leiter und das von ihm beförderte Signal bezeichnet
werden.
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Aus dem weiter oben erläuterten Sachverhalt geht
hervor, daß das sperrende Tor pi vom Typ NICHT-UND (NAND) ein
Signal spi liefert, welches die Tore pal und pac freigibt und
den Erhalt einer neuen Speicheradresse von einer
Speicheradressenquelle SAE bestimmt. Diese Speicheradressenquelle SAE
weist im wesentlichen einen Adressenspeicher fal, vorzugsweise
vom Typ FIFO, der diejenigen Speicherplatzadressen im
Pufferspeicher MT enthält, die nach Benutzung freigeworden sind, und
einen Adressenzähler cae auf, der soviele Nutzpositionen
aufweist, wie der Pufferspeicher Speicherplätze besitzt, und der
von einer Position zur anderen solange inkrementiert, bis er
eine Halteposition erreicht, in welcher er ein Signal caf
liefert. Dieser Sachverhalt wird später erläutert.
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Solange im FIFO-Speicher fal mindestens eine Adresse
gespeichert ist, liefert ein Ausgang des FIFO-Speichers über
einen Leiter fav ein Nullsignal, was zur Freigabe des Tors pal
und zum Blockieren eines Tors pdb führt, welches dann ein
Nullsignal liefert, das das Tor pi und das Tor pea freigibt.
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In dem durch ein am Anfang der Periode ti (vergl.
Figur 3) plaziertes Signal charakterisierten Zeitintervall für
den Adressenerhalt ist das Tor pal leitend und liefert ein
Signal lfl an den FIFO-Speicher fal und löst in diesem eine
Leseoperation aus, welche über die Leiter afl die Adresse
eines freien Platzes im Pufferspeicher MT liefert. Diese
Adresse erreicht einen Multiplexer mae, wobei dieser auch das
auf dem Leiter fav vorhandene Nullsignal empfängt. Als Antwort
liefert der Multiplexer mae die Adresse AE.
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Das Zeitintervall zum Einschreiben in den
Pufferspeicher MT wird durch ein Signal ecr charakterisiert, das am Ende
der Periode ti (vergl. Figur 3) auftritt und an einen
Multiplexer
mel für Schreib- und Leseadressen angelegt wird, um das
Signal zur Schreibadressenquelle SAE zu schalten. Die Adresse
AE gelangt somit an den Pufferspeicher MT.
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Im gleichen Zeitpunkt übermittelt das Tor pe zur
Schreibsteuerung, welches ebenfalls vom Ausgangssignal spi des
Tors pi freigegeben wurde, das Signal ecr an den
Pufferspeicher MT, in welchem als Antwort eine Schreiboperation
ausgeführt wird. Der auf dem Bus BE vorhandene Datenblock wird in
der durch die Permutationsverdrahtung CPA modifizierten Form
in einen freien, von der Adresse AE bezeichneten Platz
eingeschrieben.
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Weiter gibt das gleiche Schreibsignal ecr Tore pea
frei, derart, daß dasjenige, das das Signal asj der
Dekodierschaltung cda empfängt, ein Schreibsteuersignal an einen der j
FIFO-Ausgangsspeicher fs1 bis fsj liefert, die je jeweils
einer der Ausgangsverbindungen ls1 bis lsj zugeordnet sind.
Auf diese Weise empfängt derjenige der FIFO-Speicher, der der
Ausgangsverbindung entspricht, für welche der empfangene
Datenblock bestimmt ist, die Adresse AE des Platzes, wo der
Datenblock im Pufferspeicher MT steht; diese Adresse wird an
den Eingang aller FIFO-Speicher fs1 bis fsj angelegt. Der
Pufferspeicher speichert die Adresse im Hinblick auf die
spätere Weiterübertragung des betrachteten Datenblocks über die
entsprechende Ausgangsverbindung.
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Der soeben beschriebene Prozeß wiederholt sich in
jeder Periode ti für die nachfolgenden Empfangsschaltungen,
solange diese Datenblöcke CL liefern, die weiter übertragen
werden müssen, und solange der FIFO-Speicher fal mindestens
eine verfügbare Adresse des Pufferspeichers enthält.
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Sollte der FIFO-Speicher fal keine Adresse mehr
enthalten, ändert das Signal fav den Pegel, sperrt das Tor pal
und öffnet das Tor pac. Es wird dann angenommen, daß der
Adressenzähler cae die Halteposition nicht erreicht hat, in
der er das Signal caf liefert. Daher liefert das Tor pdb wie
zuvor ein Nullsignal mtp.
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Das hochpegelige Signal fav schaltet den Multiplexer
mae auf den Ausgang ace des Zählers cae. Es wird also die vom
Zähler cae gelieferte Adresse anstelle der vom FIFO-Speicher
fal gelieferten Adresse benutzt, um die Adresse AE zu bilden.
Wie im vorhergehenden Fall wird diese Adresse zum Abspeichern
des eingehenden Datenblocks im Pufferspeicher MT verwendet.
Sie wird andererseits in den Ausgangs-FIFO-Speicher fs1 bis
fsj entsprechend der Ausgangsverbindung eingeschrieben, für
welche dieser Datenblock bestimmt ist.
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Anschließend wird ein Signal hc durch das Tor pac an
einen Indexiereingang ei des Schreibadressenzählers cae weiter
übertragen, der um einen Schritt vorrückt und an seinem
Ausgang ace eine um eine Einheit erhöhte Adresse im Hinblick auf
die bevorstehende Speicherung des nächst folgenden Datenblocks
liefert, es sei denn, daß er seine Halteposition erreicht.
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Damit ist gezeigt, wie die zu übertragenden
Nachrichtenblöcke im Pufferspeicher abgelegt werden, während die
Adresse der die Blöcke enthaltenden Speicherplätze in den
Ausgangs-FIFO-Speicher eingeschrieben werden.
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Es muß noch der Fall betrachtet werden, bei dem keine
Adresse zum Einschreiben in den Pufferspeicher verfügbar ist.
Es handelt sich um den Fall, bei dem der FIFO-Speicher fal das
Signal fav liefert, während der Zähler cae das Signal caf
liefert. Das Tor pdb gibt als Antwort das Signal mtp aus,
welches das Tor pi sowie die Tore pea sperrt. Dadurch wird ein
ankommender Datenblock, der im Pufferspeicher nicht
gespeichert werden kann, wie ein leerer Block behandelt. Sein Inhalt
geht verloren, was nicht zu vermeiden ist, aber der Block
stört nicht die im Gange befindlichen Operationen.
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Es müssen also Einrichtungen vorgesehen werden, die
bewirken, daß der Zähler cae von Zeit zu Zeit seine
Halteposition verläßt. Dies kann beispielsweise gemäß Figur 1 mit Hilfe
eines UND-Tors prz geschehen, das ein Signal rz liefert, wenn
alle Ausgangs-FIFO-Speicher leer sind und jeweils eines der
Signale fv1 ..., fvj ausgeben. Dieses Signal initialisiert
erneut den Zähler cae, woraufhin dieser die
aufeinanderfolgenden Adressen aller Plätze des Pufferspeichers MT je nach
Bedarf liefert, wie das weiter oben beschrieben wurde. Das
gleiche Signal kann auch den FIFO-Speicher fal erneut
initialisieren oder durch jedes andere Mittel dafür sorgen, daß die in
ihm enthaltenen Adressen nicht benutzt werden.
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Nunmehr sei der Fall eines Datenblocks betrachtet, der
nicht weiter übertragen werden soll. Dieser Fall wird zunächst
anhand des Empfangs eines Blockes veranschaulicht, der für die
Verwaltungseinheit UG bestimmt ist. Dieser Block trägt eine
Adresse AD1, die nach dem Dekodieren durch die
Dekodierschaltung cda das Anlegen eines Signals in den Leiter adl
veranlaßt, während demgegenüber kein Signal an die Leiter AS
geliefert wird.
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Der Bus BE ist bis zur Verwaltungseinheit UG
verlängert. Der Leiter adl ist ebenfalls bis zur Verwaltungseinheit
UG verlängert. Das an diesen Leiter angelegte Dekodiersignal
veranlaßt also die Verwaltungseinheit UG, von der auf dem Bus
BE vorhandenen Information Kenntnis zu nehmen. Auf diese Weise
ergibt sich der Vorteil, daß die Verwaltungseinheit UG nur zur
Kenntnisnahme derjenigen Datenblöcke aufgerufen wird, die für
sie bestimmt sind, was ihre Belastung auf ein Minimum
reduziert.
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Ein zweiter Fall, der dem vorhergehenden ähnelt,
ergibt sich aus dem Empfäng eines leeren "Datenblocks" durch
eine Empfangsschaltung CR. Beispielsweise hat die Matrix einer
vor der vorliegenden Matrix bestehenden Schaltstufe keinerlei
Information in einem Datenblock zu übertragen, der über die
Verbindung le1 zur Empfangsschaltung CR1 geliefert werden muß.
Sie übermittelt also einen leeren Block, wie er eingangs
dieser Beschreibung erläutert wurde. Der leere Block wird von der
Verwaltungseinrichtung dge in dem Moment identifiziert, wo er
am Ausgang spe des Registers rde erscheint. Der Block wird
also nicht in das Eingangs-Pufferregister rte übertragen.
Daraus folgt etwas später, während einer mit der Verbindung
le1 befaßten Periode des Busses BE, daß das Register rte leer
ist. Es wird kein Block über den Bus bce geliefert, während
die Verwaltungseinrichtung dge ein Signal tle über den Bus bie
ausgibt. Die dieses Signal empfangende Verwaltungseinheit UG
wird über diese Tatsache informiert.
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In den beiden typischen Fällen, die soeben betrachtet
wurden, finden keine Vorbereitungen zur Übertragung eines
empfangenen Datenblocks statt. Es sind demgemäß Maßnahmen
vorgesehen, die es erlauben, nicht unnötig einen Platz im
Pufferspeicher MT zu besetzen. In der Praxis können
entsprechend der Konstellation der Adressierschaltungen des
Pufferspeichers verschiedene Maßnahmen getroffen werden, um dieses
Ergebnis zu erreichen. Die einfachste Maßnahme, die zugleich
die beim vorliegenden Ausführungsbeispiel getroffene Maßnahme
ist, besteht in der Sperrung der das Einschreiben eines
Datenblocks in den Pufferspeicher betreffenden Operationen.
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Zu diesem Zweck wird das Tor pi von einem der Signale
adl und tle gesperrt und liefert ein Sperrsignal spi auf die
Sperranschlüsse der Tore pac und pal, derart, daß diese beiden
Tore blockiert werden. Da die Tore blockiert bleiben, kann
einerseits der FIFO-Speicher fal nicht gelesen und der Zähler
cae nicht inkrementiert werden. Andererseits blockiert das
Sperrsignal spi ebenfalls das Tor pe, derart, daß die
Einschreiboperation in den Pufferspeicher MT nicht stattfinden
kann. Weiter liefert die Adressendekodierschaltung cda kein
Signal mehr über die Leiter AS, so daß keine Adresse ae mehr
in die Ausgangs-FIFO-Speicher fs1 bis fsj eingespeichert wird.
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Auf diese Weise wird das Besetzen eines Platzes im
Pufferspeicher MT vermieden und eine Verbesserung der
Leistungsfähigkeit des Schaltelements (bei unverändertem
Speichervolumen im Vergleich zu bekannten Lösungen), bzw. eine
Verringerung des Volumens des Pufferspeichers (bei gleicher
Leistungsfähigkeit) erreicht.
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Da weiter keinerlei Adresse in die
Ausgangs-FIFO-Speicher eingeschrieben wird, führt dies früher oder später zur
Übermittlung eines leeren Datenblocks, wie weiter unten
dargelegt wird.
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Nunmehr wird die Frage behandelt, wie die
gespeicherten Datenblöcke über die Ausgangsverbindungen übertragen
werden.
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Jede der Ausgangsverbindungen ls1 bis lsj ist mit
einer Ausgangsschaltung CT1 bis CTj versehen, die aus einem
Parallel-Serie-Wandler-Register rds besteht. Die
Ausgangsschaltungen CT sind an einen Bus BS angeschlossen, in den sich
zeitlich alle Ausgangsschaltungen in einem Zyklus CS teilen,
dessen Dauer demjenigen der Übertragung eines Datenblocks auf
den Ausgangsverbindungen entspricht und der j gleiche Perioden
tj aufweist, die individuell mit tj1 bis tjj (Figur 3)
bezeichnet sind. Dieser Bus BS, der dem Eingangsbus BE ähnelt,
weist einen Ausgangsblockbus bcs und einen Ausgangstaktbus bhs
auf. Im Verlauf einer Periode, die durch ein Signal tj1 bis
tjj definiert und für diese Periode spezifisch ist, lädt
beispielsweise eine Ausgangsschaltung CT1 unter der Einwirkung
des Taktsignals hs (vergl. Figur 3) den dann auf dem Bus bcs
liegenden Datenblock in sein Register. Von diesem Moment an
wird der ganze Block als Antwort auf Taktimpulse hbs seriell
vom Register rds auf die Verbindung ls1 übertragen. Das
gleiche gilt für die anderen Ausgangsverbindungen.
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Die Lieferung der Datenblöcke an jede
Ausgangsverbindung erfolgt durch Lesen derselben im Pufferspeicher MT,
zumindest solange, wie zu übertragende Datenblöcke vorhanden
sind.
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Am Beginn einer Periode tj liefert einer der
Ausgangs-FIFO-Speicher fs1 bis fsj eine Leseadresse AL. Dies gilt
beispielsweise für den Speicher fs1, der ein für ihn bestimmtes
Signal tj1 an seinem Lesesteuereingang efc empfängt. Wegen der
Betriebsweise eines FIFO-Speichers handelt es sich um die
Adresse, an der derjenige Datenblock abgespeichert ist, der im
Speicher MT am längsten den Zeitpunkt erwartet, an dem er über
die Verbindung ls1 übertragen wird. Zur gleichen Zeit liefert
der FIFO-Speicher fs1 an seinen Ausgang fv1 ein Nullsignal,
was bedeutet, daß er nicht leer ist. Angelegt an einen
invertierenden Eingang der Lesetorschaltung pl ermöglicht dieses
Signal die Übertragung eines Lesesteuersignals lec an den
Pufferspeicher, um die Ausführung einer Leseoperation zu
befehlen. Die Adresse AL für diese Operation ist diejenige,
welche der FIFO-Speicher fs1 an seinen Ausgang sfs liefert,
wobei der Multiplexer für die Schreib- und Leseadresse mel
aufgrund des Fehlens des Signals ecr auf diesen Ausgang
geschaltet ist. Der so gelesene Datenblock wird durch den
Pufferspeicher MT an den Bus bcs geliefert. Von da wird der Block
unter der Einwirkung eines Taktsignals hs in das Register rds
der Übertragungsschaltung CT1 eingeschrieben.
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Gleichzeitig wird die vom Ausgangs-FIFO-Speicher fs1
an seinen Ausgang sfs ausgegebene Adresse AL an den Eingang
des FIFO-Speichers fal geliefert, der zudem ein
Schreibsteuersignal von dem Tor pa empfängt, das durch den Nullpegel des
Leiters fv1 freigegeben wird und daher das Signal lec leitet.
Diese Adresse, die einer gerade laufenden Leseoperation und
somit einem freiwerdenden Platz im Pufferspeicher MT
entspricht, wird auf diese Weise im FIFO-Speicher fal zur
Wiederverwendung gespeichert, wie es bereits beschrieben worden ist.
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Das soeben beschriebene Verfahren wiederholt sich in
gleicher Weise in jeder Periode tj für die
aufeinanderfolgenden Ausgangsverbindungen, jedenfalls solange, wie vom Speicher
MT weiter zu übertragende Datenblöcke geliefert werden.
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Es sei daher jetzt der Fall betrachtet, daß es keinen
weiter zu übertragenden Datenblock gibt. Wieder bezugnehmend
auf das Beispiel der Verbindung ls1 und ihres Ausgangs-FIFO-
Speichers fs1 existiert in diesem FIFO-Speicher keine Adresse
mehr, so daß dieser ein Signal fv1 liefert, das anzeigt, daß
er leer ist.
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Das Signal fv1 sperrt das Tor p1 und verbietet damit
jegliche Leseoperation im Pufferspeicher MT. Es blockiert
weiter das Tor pa und verhindert damit jede Schreiboperation
im FIFO-Speicher fal. Weiter wird das Signal an die
Verwaltungseinheit UG geliefert, um diesem anzuzeigen, daß die
Schaltmatrix keinen auf der betrachteten Ausgangsverbindung zu
übertragenden Datenblock besitzt. Als Antwort darauf liefert
die Verwaltungseinheit UG über den Bus bcs die für einen
leeren Block typische Information.
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Der Bus BS ist ebenso wie der Bus BE bis zur
Verwaltungseinheit UG verlängert, was ihm die Übertragung von
Dienstdatenblöcken über die Ausgangsverbindungen ermöglicht,
falls es keine Nachrichtenblöcke weiter zu übertragen gibt.
Der leere Block ist dann gewissermaßen einer der Dienstblöcke.
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Der von der Verwaltungseinheit UG über den Bus bcs
übertragene leere Datenblock wird von der Ausgangsschaltung
CT1 an die Ausgangsverbindung ls1 in gleicher Weise
weiterbefördert wie ein vom Pufferspeicher MT kommender
Nachrichtenblock.
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Weiter ist es der Verwaltungseinheit auch möglich, wie
nachfolgend erläutert wird, die Übertragung eines Dienstblocks
mit Hilfe einiger zusätzlicher einfacher Mittel zu erzwingen.
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Die verschiedenen Steuersignale zyklischen Charakters
werden von einer Zeitbasis erzeugt, die im vorliegenden
Bereich der Technik üblich ist. Die Staffelung der Signale geht
aus der Beschreibung hervor. Sie sind in Figur 3 dargestellt.
Die verschiedenen Bestandteile des Diagramms der Figur 1
entsprechen der herkömmlichen Gliederung.
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Bezugnehmend auf Figur 4 soll nunmehr der Fall einer
Informationsübermittlung durch virtuelle Schaltungen
betrachtet werden. In diesem Fall weist das Etikett jedes Datenblocks
im Vergleich zum Format der Figur 2 nur die Nummer der
virtuellen Schaltung CV auf, während die Adressen fortgelassen
sind. Daraus ergibt sich, daß das Blockschaltbild demjenigen
der Figur 1 entspricht, so daß die gleichen Bezugszeichen zur
Kennzeichnung identischer Schaltungsteile beibehalten wurden,
mit Ausnahme der folgenden Ausführungen.
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Die Adressen-Dekodiereinrichtung ist durch einen
Speicher
virtueller Schaltungen mcv ersetzt. Der aufgrund des
Signals ti in jeder Periode des Busses BE gelesene Speicher
empfängt also als Adresse die Bezeichnung CV des empfangenen
Datenblocks, die dem Speicher von einem durch das Signal he
zugeschalteten Multiplexer mav übermittelt wird. Im Austausch
liefert der Speicher das Signal AS, falls der Datenblock
weiter übertragen werden muß, oder aber das Signal adl, falls der
Block für die Verwaltungseinheit UG bestimmt ist, und zwar in
gleicher Weise wie dies die Dekodierschaltung cda der Figur 1
tut. Die Wirkungsweise bleibt anschließend unverändert, was
die Weiterleitung des empfangenen Datenblocks anbetrifft.
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Weiter gibt es keine Permutationsverdrahtung CPA, weil
der Speicher mcv eine Bezeichnung CV' der modifizierten
virtuellen Schaltung anstelle derjenigen liefert, die ihr als
Adresse diente.
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Die Verwaltungseinheit greift weiter über Verbindungen
adg und mqv auf den Speicher mcv zu, um dort Schreib- und
Leseoperationen auszuführen. Dies ermöglicht das Einschreiben
der Informationen entsprechend jedem Wert der Bezeichnung CV
an Adressen, die diesen Werten entsprechen, damit sich der
Speicher MCV wie eine Übersetzungstabelle verhält.
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Nunmehr wird unter Bezugnahme auf Figur 5 zur
Beschreibung eines Ausführungsbeispiels einer Verwaltungseinheit
entsprechend der vorliegenden Erfindung übergegangen.
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Diese Verwaltungseinheit UG weist im wesentlichen
einen Mikroprozessor MP, Speicher MM, eine
Schnittstelleneinheit INT für den Zugriff auf den Mikroprozessor von außen her,
und eine reservierte Schnittstelleneinheit IFS auf, die alle
über einen Datenbus BD und einen Adressenbus BA miteinander
verbunden sind. Die Verwaltungseinheit UG ist an das
Schaltelement der Figur 1 oder 4 angeschlossen und durch EC
gekennzeichnet. In der Verwaltungseinheit UG ist ebenfalls die
Zeitbasis BT untergebracht, welche die verschiedenen periodischen
Signale liefert, die in Figur 3 dargestellt sind.
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Der einen Teil des Busses BE des Schaltelements der
Figur 1 oder 4 bildende Bus bce ist an einen FIFO-Speicher gme
angeschlossen. Der Leiter adl ist an eine Rufschaltung
angeschlossen, die aus einem Tor gpe besteht. Geöffnet durch das
Signal he zu Beginn einer Periode ti (vergl. Figur 3),
überträgt das Tor gpe ein Rufsignal, das durch das Schaltelement
über den Leiter adl geliefert wird, und erzeugt das
Schreibsteuersignal spe. Dieses löst das Einschreiben eines dann auf
dem Bus bce vorhandenen Datenblocks in den FIFO-Speicher gme
aus. Der Prozeß wiederholt sich jedesmal, wenn das
Schaltelement einen für die Verwaltungseinheit UG bestimmten Datenblock
empfängt.
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Sobald der FIFO-Speicher gme mindestens einen Block
enthält, gibt er ein Signal gmp aus. Dieses Signal wird durch
den Mikroprozessor MP periodisch abgefragt, der an den Bus BA
eine besondere Adresse liefert, die er von einem
Adressendekodierer DA erhielt, welcher dann ein das Tor pdme öffnendes
Signal adme ausgibt. Der Mikroprozessor MP empfängt also über
den Datenbus BD die Information, daß im FIFO-Speicher gme
mindestens ein Datenblock wartet. Daraufhin liest der
Mikroprozessor MP einen Block aus dem FIFO-Speicher gme aus. Er
liefert dazu neue Adressen entsprechend den
aufeinanderfolgenden Abschnitten des FIFO-Speichers gme, wozu im Austausch der
Adressendekodierer DA Adressensignale liefert, die kollektiv
durch ein Lesesteuersignal adle dargestellt sind. Das gleiche
kollektive Signal adle ermöglicht, angelegt an einen
Multiplexer gmx, die Übermittlung des im FIFO-Speicher gme gelesenen
Datenblocks Wort für Wort über den Datenbus BD. Dieser Block
wird gespeichert und vom Mikroprozessor MP verarbeitet. Dieser
Prozeß wiederholt sich solange, wie der FIFO-Speicher gme
einen vom Schaltelement gelieferten Datenblock enthält.
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Tore wie die mit pdme bezeichneten ermöglichen es
allgemein, den Mikroprozessor Kenntnis über den jeweiligen
Status in der Verwaltungseinheit UG oder dem Schaltelement EC
über besondere Leiter zu nehmen, beispielsweise zur Kontrolle
des abgewickelten Datenverkehrs oder zur Überwachung der
Betriebsweise.
Es soll insbesondere das Signal tle (vergl. Figur
1) erwähnt werden, das über dem Bus bie als Teil des Busses BE
geliefert wird, das so an den Mikroprozessor übermittelt
werden kann, um ihn über den Empfang jedes leeren Datenblocks zu
informieren, wobei im gleichen Zeitpunkt das Signal ti1/tii
angibt, auf welcher Eingangsverbindung der Bock empfangen
wird.
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Der Ausgangsbus BS des Schaltelements EC ist an den
Ausgang eines Mehrf ach-ODER-Tors gms angeschlossen, deren
beide Eingänge an die Ausgänge von Mehrfach-UND-Toren gps und
gpv angekoppelt sind, die ihrerseits jeweils mit den Ausgängen
eines der beiden Register grs bzw. grv verbunden sind. Jedes
dieser Register dient zur Speicherung eines zu übertragenden
Datenblocks.
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Mit fv ist ein Leiter bezeichnet, der der Gesamtheit
der Leiter fv1 bis fvj der Figuren 1 oder 4 entspricht, in
denen die Ausgangs-FIFO-Speicher ein Signal liefern, wenn sie
keine Adresse eines zu übertragenden Datenblocks enthalten.
Ein am Leiter fv liegendes Signal zeigt also an, daß der
während einer Periode tj befragte FIFO-Speicher leer ist. Es wird
an einen Eingang des Tors gpv angelegt. Unter der Annahme, daß
dieses Tor kein Signal vom Tor gpl empfängt, wird es leitend
gemacht, wodurch die Übertragung des im Register grv
enthaltenen Datenblocks über den Ausgangsbus BS bestimmt wird. Es
handelt sich um einen leeren Block. Der Block kann in das
register grv durch Handschalter oder durch den Mikroprozessor
MP eingeschrieben worden sein.
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Falls jedoch das Tor gpl ein Ausgangssignal liefert,
wird das Tor gps leitend und es wird der im Register grs
enthaltene Datenblock übertragen. Das Register grs wird direkt
vom Mikroprozessor MP Wort für Wort aus dem Datenbus BD
geladen, wobei die entsprechenden Adressen adms vom Adressenbus
BA empfangen und vom Adressendekodierer DA entschlüsselt
werden.
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Das gleiche Registerladeverfahren wird vom
Mikroprozessor
MP beim Einschreiben der Identität einer
Ausgangsverbindung in das Register gre angewandt. Diese Identität besteht
in der Bezeichnung tj1 bis tjj der dieser Ausgangsverbindung
zugewiesenen Periode tj. Ein Komparator gcm empfängt weiter
die von der Zeitbasis BT gelieferten Signale tj1 bis tjj. Wenn
eine Identität zwischen dem Inhalt des Registers gre und dem
so an den Komparator gelieferten Signal tj1/j besteht, erzeugt
der Komparator ein Signal gev, das die Öffnung des Tors gpl
bewirkt.
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Wenn der Mikroprozessor MP einen Datenblock über die
Ausgangsleitung schicken muß, bereitet er also den Block im
Register grs und die Adresse im Register gre vor. Falls die
Übertragung dieses Datenblocks relativ zu dem vom
Schaltelement EC abgewickelten Datenverkehr keinen Vorrang hat,
befiehlt dann der Mikroprozessor die Übertragung des Datenblocks
durch Aktivieren eines Flip-Flops gbe. Hierzu genügt ihm die
Lieferung einer entsprechenden Adresse, die, durch den
Adressendekodierer DA entschlüsselt, ein Signal agbe ausgibt, das
an den Eingang S des Flip-Flops gbe angelegt wird. Zuvor
erfaßt der Mikroprozessor MP den Status des Flip-Flops gbe durch
ein Tor pgbe, das durch eine Adresse bgbe freigegeben und an
den Ausgang Q des Flip-Flops gbe angeschlossen ist, um
festzustellen, ob es nicht bereits einen auf die Übermittlung
wartenden Datenblock gibt. Der gleiche Ausgang Q ist an den
Eingang D eines Flip-Flops gce vom Typ D angeschlossen, dessen
Ausgang Q seinerseits an den Eingang D eines zweiten Flip-
Flops gde vom Typ D angeschlossen ist. Die Eingänge C der
beiden Flip-Flops empfangen das Signal he. Sie werden also
nacheinander aktiviert, und das Tor pge liefert schließlich
ein Signal sge, das das Tor gpl freigibt. Wie bereits
beschrieben wurde, findet dies statt, wenn der Komparator gem
das Signal gev liefert, welches anzeigt, daß man im
Adressierzyklus der Ausgangsverbindungen an derjenigen Verbindung
angekommen ist, die durch den Inhalt des Registers gre bezeichnet
ist, und wenn das Signal fv vom Schaltelement EC geliefert
wird, das anzeigt, daß kein Datenblock über die betrachtete
Ausgangsverbindung übertragen werden muß. Auf diese Weise wird
der im Register grs enthaltene Datenblock anstelle eines
leeres Blocks über den Bus bcs übertragen. Weiter setzt das
Ausgangssignal des Tors gpl, das an den Eingang R des Flip-Flops
gbe angeschlossen ist, das Flip-Flop in die Anfangsstellung
zurück, woraufhin auch die Flip-Flops gce und gde nach zwei
Impulsen he in die Anfangsposition zurückkehren.
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Es kann aber auch erwünscht sein, dringende
Botschaften prioritär zu übertragen. Dementsprechend werden
nachfolgend die gemäß der Erfindung vorgesehenen Mittel beschrieben,
um dieses Ziel zu erreichen. Wie sich zeigen wird, schließen
sie eine minimale Änderung des Schaltelements EC ein, wie es
in den Figuren 1 und 4 dargestellt ist.
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Wenn die Übermittlung des betrachteten Datenblocks
Priorität hat, aktiviert der Mikroprozessor MP vor dem
Aktivieren des Flip-Flops gbe durch Liefern der Adresse agbf das
Flip-Flop gbf.
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In diesem Fall ist es nicht erforderlich, darauf zu
warten, daß das Schaltelement das Nichtvorhandensein eines
über den Leiter fv weiter zu übertragenden Datenblocks
anzeigt. Das Signal sbf des Ausgangs Q des Flip-Flops gbf
erzeugt über das ODER-Tor gfe die gleiche Wirkung, die darin
besteht, das Tor gbl zusammen mit den Signalen gev und sge zu
öffnen. Der im Register grs enthaltene Datenblock wird über
den Bus BS ab der ersten Periode übertragen, die der
Ausgangsverbindung zugewiesen ist, deren Identität im Register gre
enthalten ist. Das Ausgangssignal des Tors gpl wird auch über
eine Leiter fcv zu den Toren ifv übertragen, die im
Schaltelement EC hinzugefügt sind und die es durch das Signal fcv
ermöglichen, die Übertragung der Signale tj1/j über die
Lesesteuereingänge lfc der Ausgangs-FIFO-Speicher fs1 bis fsj zu
sperren. Das gleiche Signal fcv blockiert das Tor pl über
einen zusätzlichen Eingang desselben. Auf diese Weise gelingt
es, die Leseoperationen in den Ausgangs-FIFO-Speicher und in
dem Pufferspeicher MT zu verhindern, um Platz für die
Übertragung des von der Verwaltungseinheit UG gelieferten
Datenblocks freizuhalten. Die erneute Initialisierung des Flip-
Flops gbf über den Leiter bgbf kann direkt vom Leiter fcv, wie
dies ebenso für den Flip-Flop gbe gilt, oder vom
Mikroprozessor MP durch eine passende Adresse ausgehen.
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Schließlich ist in Figur 5 eine Einrichtung CM
dargestellt, die mit den Bussen BA und BD verbunden ist und
insbesondere ein Adressenregister GA und ein Datenregister GD
aufweist. Diese Einrichtung CM ist über die Verbindungen adg
und mqv an den Speicher virtueller Schaltungen angeschlossen,
die im Schaltelement der Figur 4 enthalten sind. Die
Einrichtung dient in bekannter Weise zum Auslesen und Einschreiben
derjenigen Informationen aus oder in diesen Speicher, die sich
auf die virtuellen Schaltungen beziehen, wie sie früher
definiert worden sind. Es wird hier keine detaillierte
Beschreibung geliefert, da die Verwirklichung der Einrichtung vom Typ
des Speichers virtueller Schaltungen abhängt. Es sei hier
jedoch erwähnt, daß die Wirkung der Einrichtung CM durch die
Signale tle und tj konditioniert werden kann, damit sie
während der Perioden stattfinden kann, in denen kein empfangener
Datenblock an das Schaltelement EC geliefert wird, oder die
den Sendeoperationen vorbehalten sind, so daß die Änderungen
des Inhalts des Speichers virtueller Schaltungen nicht die
normale Benutzung dieses Speichers bei der Weiterleitung der
empfangenen Datenblöcke stört. Das Adressenregister GA dient
dem Empfang der vom Mikroprozessor gelieferten Adresse im
Speicher virtueller Schaltungen, wo der Mikroprozessor
Weiterleitungsdaten auslesen oder einschreiben muß, wobei diese das
Register GD passieren.
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Die soeben beschriebene Verwaltungseinheit, die an den
Eingangsbus BE und den Ausgangsbus BS angeschlossen ist, steht
nämlich in direkter Verbindung mit den Eingangs schaltungen und
den Ausgangsschaltungen des Schaltelements. Sie hängt nicht
vom einwandfreien Funktionieren der Schaltkreise des
Schaltelements
ab. Sie empfängt die an sie adressierten Datenblöcke,
die mit ihrem Auftreten von dem Bus BE unter dem Vorbehalt
entnommen werden, daß ein Ausgang adl der Dekodierschaltung
cda (Figuren 1 und 4) wie erforderlich ein Rufsignal liefert.
Diese Schaltung ist sehr einfach und die Wahrscheinlichkeit,
daß sie defekt wird, ist sehr gering. Sie kann Datenblöcke
direkt über den Bus BS an die Empfangsschaltungen liefern,
wenn es der Datenverkehr erfordert (leerer Block) oder wenn er
es ermöglicht (nicht-prioritärer Dienstblock) oder unter allen
Umständen (Prioritätsblock). Die Maßnahmen bieten so ein
großes Maß an Sicherheit, was die Übertragungsmöglichkeiten
anbetrifft, die der Verwaltungseinheit zur Verfügung stehen.
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Darüberhinaus wurde gezeigt, daß es in den
geschalteten Datenflüssen immer leere Blöcke gibt. Da eine solche
Verwaltungseinheit jedem Schaltelement zugeordnet ist, sind die
Verwaltungseinheiten eines ganzen Schaltnetzes gewissermaßen
mit einer eigenen Übertragungskapazität ausgestattet, die es
ihnen ermöglicht, bedeutende Informationsvolumina
auszutauschen, ohne daß dadurch die verfügbare Übertragungskapazität
für die Nachrichten beeinträchtigt wird. Dies erlaubt es, ein
dezentralisiertes Netzsteuersystem in Betracht zu ziehen, bei
dem sich mindestens ein Teil die Verwaltungseinheiten
untereinander aufteilen. In dieser Hinsicht könnten die
Verwaltungseinheiten von den Schaltelementen noch mehr Informationen
empfangen, als es beschrieben worden ist. Um ein Beispiel zu
geben, könnten die Ausgangs-FIFO-Speicher individuell eine
Anzeige über ihren Füllzustand liefern, die es der
Verwaltungseinheit ermöglichen würde, den Belastungszustand jeder
zugehörigen Ausgangsverbindung abzuschätzen. Jede
Nachrichtenverbindung durch ein Schaltnetz, das aus solchen
Schaltelementen aufgebaut ist, könnte dann mit der Übertragung eines von
Verwaltungseinheit zu Verwaltungseinheit weiter übertragenen
Dienstdatenblocks beginnen und die Prüfung ermöglichen, daß
die neue Verbindung keinen Stau verursachen würde oder daß
dies im Netz stattfinden würde.
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Selbstverständlich ist die vorliegende Beschreibung
nur eine beispielhafte Darstellung ohne Begrenzungsabsicht. Es
kommen zahlreiche Ausführungsvarianten in Betracht, ohne daß
der Rahmen der Erfindung dadurch überschritten wird.