JPH02226303A

JPH02226303A - ファジィ・コントローラ

Info

Publication number: JPH02226303A
Application number: JP4550689A
Authority: JP
Inventors: Yoshiro Tasaka; 田坂　吉朗
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1989-02-28
Filing date: 1989-02-28
Publication date: 1990-09-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の要約アナログ・バスとディジタル・バスを有するビルディン
グ・ブロック方式のファジィ・コントローラであり、高
速演算を必要とするファジィ演算にはアナログ・バスを
使用し、高速ファジィ演算をルール数に関係なく実行で
きる。またルール、メンバーシップ関数の設定や入出力
信号等のモニタをディジタル・バスを介して行うことに
より学習等の高度な機能をもつ。

発明の背景この発明は、制御対象から得られる１または複数の制御
量を表わす信号を入力し、所定のメンバーシップ関数を
用い所定のルールにしたがってファジィ推論を実行し、
その確定値を制御対象に対する操作量として出力するフ
ァジィ・コントローラに関する。

従来のファジィ串コントローラにはアナログ・タイプの
ものとディジタル・タイプのものとがある。

アナログ争タイプのファジィ串コントローラは動作速度
は高速であるが、完全なスタンドアロン状態で動作する
ために外部のディジタルＩ／Ｆを有スるコントローラや
コンピュータとコミュニケーションができない。したが
ってファジィ演算の中間データや結果をもとにルールを
変更する等のフレキシブルな制御ができないという問題
点がある。また、ディジタル・タイプのファジィ中コン
トローラはアナログ・タイプに比して演算速度が遅く、
ルールの設定やファジィ演算データをモニタしようとす
ると、その瞬間は演算がストップしてしようという問題
があった。

発明の概要この発明は、アナログ・タイプとディジタル・タイプの
それぞれの特長を有効に生かすことのできるファジィ・
コントローラを提供することを目的とする。

この発明によるファジィ串コントローラは、１または複
数のルールごとに設けられた複数のアナログ・タイプの
ファジィ推論演算装置；上記ファジィ推論演算装置から
得られるルールごとの推論演算結果から確定値を算出す
る確定値演算装置；制御対象から得られる制御量を表わ
す信号を取込み、上記の各ファジィ推論演算装置にそれ
らの入力として与えるとともに、上記確定値演算装置か
ら得られる確定値出力を制御対象に操作量として出力す
るための入出力回路；上記ファジィ推論演算装置、上記
確定値演算装置および上記入出力回路にそれぞれ設けら
れ、それらの各種定数、係数等の設定のための設定回路
と、それらの動作状態をモニタするためのモニタ回路；
上記ファジィ推論演算装置、上記確定値演算装置および
上記入出力回路の各種設定とモニタのためのディジタル
制御装置；上記入出力回路の入出力と上記ファジィ推論
演算装置の入出力と上記確定値演算装置の入出力とを相
互に接続するためのアナログ・バス；ならびに上記設定
回路およびモニタ回路と上記ディジタル制御装置とを接
続するためのディジタル・バス；を備えていることを特
徴とする。

この発明によると、ファジィ推論演算はアナログ・バス
を介して行なわれるため、極めて高速の演算が可能であ
る。アナログ・タイプのものの特徴である並列演算によ
って、ルール数に無関係に演算は常に最高速度に保つこ
とができる。したがってユーザはルールの数を気にする
ことなくシステム設計を行なうことができる。またディ
ジタル・バスを介することによってリアルタイムの演算
状態、入出力状態等のモニタリングおよびルールやメン
バーシップ関数等の設定が可能である。

したがってファジィ・コントローラの各状態をモニタし
て、その値を評価し制御対象に適したルールやメンバー
シップ関数に変更するというような学習システムも容易
に構築することができる。

実施例の説明第１図はファジィ・コントローラ舎システムの全体構成
を示している。

ファジィ・コントローラ１０は、３つのディジタル・ユ
ニット１１〜１３と多数のアナログ・ユニット１４〜１
Ｂとを備えている。ディジタル・ユニット１１はＣＰＵ
ユニットであり、ＣＰＵとＲＯＭやＲＡＭ等のメモリと
を備えている。このＣＰＵユニット１１はアナログ・ユ
ニット１４〜１６における各種の定数、係数等の設定と
アナログ・ユニット１４〜１Ｂの動作の監視（モニタ）
とを行なうものである。ディジタル・ユニット１２はメ
モリφユニットであり、たとえば各種データを記憶する
ＲＡＭを備えている。ディジタル・ユニット１３は通信
１／Ｆユニツトであり、ユニット１１のＣＰＵが上位の
コンピュータ２１と交信するのを可能とする。

アナログ・ユニット１４は入出力回路ユニットであり、
制御対象２０と他のアナログ・ユニット１５゜１６との
インターフェイスとして働く。アナログ・ユニット１６
は入出力回路ユニット１４を介して制御対象２０から与
えられる制御量入力に基づいて所定のファジィ推論演算
を行なうファジィ推論演算ユニットである。このファジ
ィ推論演算ユニット１６は多数個設けられる。アナログ
・ユニット１５は確定値演算ユニットであって、ファジ
ィ推論演算ユニット１６から得られるファジィ推論結果
を総合してそれに対応する確定値を決定する（デファジ
ファイ）ものである。この確定値出力は入出力回路ユニ
ット１４を経て制御対象２０に操作量として与えられる
。これらのアナログ−ユニット１４〜１６はアナログ・
バス１８により接続されている。したがって、ファジィ
推論演算ユニット１６等を任意に増減することが可能で
ある。

また上記のアナログ・ユニット１４〜１６はディジタル
・バス１９を介して上記のディジタル・ユニット１１〜
■３と相互に接続されている。これにより。

アナログ・ユニット１４〜１６の各種定数等がＣＰＵユ
ニット１１のＣＰＵによって任意に設定可能であるとと
もに、アナログ・ユニット１４〜１６の動作の監視が可
能となる。

第２図は上述したアナログ・ユニット１４〜ｌ［１１７
）構成を示すものである。

ファジィ推論演算ユニット１Ｂは、ファジィ推論（モー
ダスーポネンス）のルール（規則、インプリケーション
）ごとに設けられている。各ファジィ推論演算ユニット
１６は、モーダス・ポネンスのインプリケーションの前
件部におけるファジィ命題の数（ここでは３つ）のメン
バーシップ関数回路（以下ＭＦＣという）　８１．８２
．　Ｈを備えている。これらのＭＦＣ８１〜６３は対応
するルールにおける前件部で記述されたファジィ集合を
表わすメンバーシップ関数を表わす電圧信号を出力する
ものである。モーダス・ポネンスのプレミスが入力にな
る・が、コントローラであるがら入力は確定値によって
表わされ、ＭＦＣＢ１〜６３はこれらの入力値にそれぞ
れ対応するメンバーシップ関数値を出力する。ＭＦＣ６
１〜８３の出力はＭＩＮ回路６４に入力し、そのＭＩＮ
演算が行なわれる。

一方、ルール（インプリケーション）における後件部で
記述されたファジィ集合を表わすメンバーシップ関数を
発生する回路（以下ＭＦＧという）６５が設けられ、こ
のＭ　Ｆ　Ｇ　８５からは複数本（ｍ本）の出力ライン
上に分布した電圧によって表わされるメンバーシップ関
数が出力され。

ＭＩＮ回路（トランケーション回路）６６に与えられる
。ＭＩＮ回路６６は、ＭＦＧ８５から与えられるメンバ
ーシップ関数を表わす電圧値のそれぞれとＭＩＮ回路６
４から出力される演算結果とのＭＩＮ演算を行ない、推
論結果を表わすメンバーシップ関数をｍ本のライン上に
分布した電圧信号の形態で出力する。図面ではｍ本のラ
インがバスの形態で図示されかつハツチングが施こされ
ている。

ＭＦＣ６１〜６３およびＭＦＧ８５におけるメンバーシ
ップ関数のラベル（メンバーシップ関数が表わす言語情
報；大きい、小さい等）はルールに直接に関係する。Ｍ
ＦＣ６１〜６３およびＭＦＧ６５のメンバーシップ関数
のラベルやメンバーシップ関数の形は設定回路６７によ
って設定される。また。

ＭＦＣ８１〜６８の入力、回出力、ＭＩＮ回路６４の出
力はモニタ回路６８に与えられる。これらの設定回路６
７、モニタ回路６８はディジタル・バス・インターフェ
イス回路６９を介してディジタル・バス１９に接続され
ている。したがって、ファジィ推論演算ユニット１６に
おけるルールやメンバーシップ関数はＣＰＵユニット１
１によって任意にかつ随時に設定、変更、修正すること
ができるとともに、ユニット１６における各種信号がＣ
ＰＵユニットＩＮ：送られるからユニット１Ｂの動作が
ＣＰＵユニット１１によってモニタできる。

動作しているすべてのファジィ推論演算ユニット１６か
ら出力される推論結果を表わす電圧信号分布はアナログ
・バスＩ８を経て確定値演算ユニット１５に与えられる
。この確定値演算ユニット１５は。

入力する推論結果のＭＡＸ演算を行なうＭＡＸ回路５１
を備えている。ＭＡＸ回路５１によりｍ本のラインに分
布した電圧信号として最終的な推論結果が得られる。こ
の推論結果から確定値出力を得るために確定値演算回路
５２が設けられている。確定値演算結果は確定出力とし
てアナログ・バス１８に送り出される。

確定値演算ユニット１５にも設定回路５７とモニタ回路
５８が設けられ、これらの回路５７と５８はディジタル
・バス・インターフェイス回路５９を経てディジタル・
バス１９に接続されている。確定値演算回路５２におけ
る確定値演算には１重心法、高さ法等種々の手法がある
が、ＣＰＵユニットＩＩからの指令により、設定回路５
７によってこれら複数の手法のうちのいずれか１つが選
択的に設定される。

ＭＡＸ回路５１の出力および確定値演算回路５２の出力
はモニタ回路５８を通してＣＰＵユニット１１に転送さ
れるので、ＣＰＵユニット１１において最終推論結果や
これから導かれた確定出力がモニタされる。

入出力回路ユニット１４は入力バッファ増幅回路４１と
出力バッファ増幅回路４２とを備えている。制御対象２
０から得られる複数種類の制御量を表わす入力信号は入
力バッファ増幅回路４１に入力し、さらにアナログ・バ
ス１８を経て各ファジィ推論演算ユニット１６にその入
力として与えられる。確定値演算ユニット１５から出力
される確定値出力はアナログ・バス１８を経て出力バッ
ファ増幅回路４２に与えられ、さらに制御対象２０にそ
の操作量として出力される。これらのバッファ増幅回路
４１．４２のゲイン等の各種設定値は設定回路４７を介
してＣＰＵユニット１１によって設定、変更、調整され
る。また、バッファ増幅回路４１．４２の人、出力信号
はモニタ回路４８に与えられ、ディジタル・バス・イン
ターフェイス回路４９を経てディジタル・バス１９を通
してＣＰＵユニット１１に入力する。ＣＰＵユニット１
１によってこのファジィ・コントローラｌＯの人、出力
がモニタされる訳である。

ファジィ・コントローラの各種設定機能、モニタ機能は
上述のようにＣＰＵユニットｌｌ内のソフトウェアによ
って制御することもできるし。

また１通信１／Ｆユニツト１３を介して上位コンピュー
タ２１からも自由に設定、モニタが可能であ１する。

この設定、モニタ機能を活用することにより。

ファジィ・コントローラの動作状態をもとに。

ある評価を行ない、現行のルール、メンバーシップ関数
よりも更に制御に適したルール、メンバーシップ関数を
上位コンピュータ２１またはＣＰＵユニット１１に作成
させ、ファジィ・コントローラに設定するというような
学習機能を持つファジィ・コントローラ・システムの構
築が可能となる。

上記実施例では各ファジィ推論演算ユニット１６にそれ
ぞれ１つずつのルールが設定されるように構成されてい
るが、複数のルールの設定が可能な推論演算回路を用い
ることができるのはいうまでもない。

第３図はアナログ・バス１８の構成例を示している。ア
ナログ・バス１８は、複数本の入力信号ライン８１と、
１本の出力信号ライン８２と、複数本（ｍ本）の演算結
果を表わすメンバーシップ関数ライン（以下ＭＦライン
という）８３とを含んでいる。

制御対象２０の制御量出力は、上述のようにファシイ中
コントローラの入力として入力バッファ増幅回路４１に
与えられる。この回路４１は複数の入力信号のそれぞれ
を増幅する増幅器を備えている。

これらの増幅器の出力は入力信号ライン８１を経て各フ
ァジィ推論演算ユニット１６にその入力信号として与え
られる。ファジィ推論演算ユニット１Ｂには入力信号選
択スイッチ回路７０が設けられている。このスイッチ回
路７０は、この実施例では３個の選択スイッチを含み、
入力バッファ増幅回路４１から出力される複数の入力信
号のうちの所定の３個が選択スイッチによって選択され
てＭＦＣ６１〜６３にそれぞれ与えられる。選択回路７
０の選択スイッチはたとえばＣＰＵユニット１１からの
指令により切換制御される。もちろんこの選択スイッチ
を手動設定可能なタイプとしてもよい。

各ファジィ推論演算ユニット１６のＭＩＮ回路６６から
出力される各ルールごとの推論結果を表わす電圧分布信
号はＭＦライン８３上に出力される。確定値演算ユニッ
ト１５のＭＡＸ回路５１は種々の回路で構成できるが、
その−例としてエミッタΦカップルド・ファジィ・ロジ
ック・ゲートを用いた場合には（たとえば特開昭８３−
１２３１７７号公報参照）。

各トランジスタのエミッタをワイヤードＯＲ結合するだ
けでＭＡＸ回路が構成される。したがって、各ファジィ
推論演算ユニット１６の出力段にトランジスタを設け、
そのエミッタをライン８３に接続することにより、確定
値演算ユニット１５のＭＡＸ回路５１を省略することが
できる。ＭＡＸ回路５１の省略により、ＭＦライン８３
は確定値演算ユニット１５の確定値演算回路５２に接続
される。

確定値演算ユニット１５から出力される確定値出力は出
力ライン８２を経て入出力回路ユニット１４の出力バッ
ファ増幅回路４２に与えられ、増幅されたのち操作量と
して制御対象２０に与えられる。

【図面の簡単な説明】

第１図はファジィ・コントローラ・システム全体を示す
ブロック図、第２図はファジィ・コントローラのアナロ
グ・ユニットの構成を示すブロック図、第３図はアナロ
グ・バスを示す回路図である。１０・・・ファジィ・コントローラ。１１・・・ＣＰＵユニット。１４・・・入出力回路ユニット。１５・・・確定値演算ユニット。１６・・・ファジィ推論演算ユニット。１８・・・アナログΦバス。１９・・・ディジタル−バス。４７、５７．８７・・・設定回路。４Ｂ、　５８．６８・・・モニタ回路。以

Claims

【特許請求の範囲】　１または複数のルールごとに設けられた複数のアナロ
グ・タイプのファジィ推論演算装置，上記ファジィ推論
演算装置から得られるルールごとの推論演算結果から確
定値を算出する確定値演算装置，制御対象から得られる制御量を表わす信号を取込み，上
記の各ファジィ推論演算装置にそれらの入力として与え
るとともに，上記確定値演算装置から得られる確定値出
力を制御対象に操作量として出力するための入出力回路
，上記ファジィ推論演算装置，上記確定値演算装置および
上記入出力回路にそれぞれ設けられ，それらの各種定数
，係数等の設定のための設定回路と，それらの動作状態
をモニタするためのモニタ回路，上記ファジィ推論演算装置，上記確定値演算装置および
上記入出力回路の各種設定とモニタのためのディジタル
制御装置，上記入出力回路の入出力と上記ファジィ推論演算装置の
入出力と上記確定値演算装置の入出力とを相互に接続す
るためのアナログ・バス，ならびに上記設定回路およびモニタ回路と上記ディジタル制御装
置とを接続するためのディジタル・バスを備えたファジィ・コントローラ。