JPH04276801A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPH04276801A JPH04276801A JP3037157A JP3715791A JPH04276801A JP H04276801 A JPH04276801 A JP H04276801A JP 3037157 A JP3037157 A JP 3037157A JP 3715791 A JP3715791 A JP 3715791A JP H04276801 A JPH04276801 A JP H04276801A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- cpu
- control
- controlled
- fuzzy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 210000002569 neuron Anatomy 0.000 claims abstract description 38
- 230000006870 function Effects 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000001537 neural effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Feedback Control In General (AREA)
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、神経機能を真似て作ら
れたニューラル素子を用いてファジィ制御を行う制御装
置に関するものである。
れたニューラル素子を用いてファジィ制御を行う制御装
置に関するものである。
【０００２】
【従来の技術】従来のマイクロコンピュータ等によるフ
ァジィ制御では、ファジィ制御に使用するメンバシップ
関数を離散的なデジタルデータとして記憶した参照テー
ブルをＣＰＵのメモリ空間内に有し、その参照テーブル
を参照して積和計算によるファジィ推論を行っていた。
ァジィ制御では、ファジィ制御に使用するメンバシップ
関数を離散的なデジタルデータとして記憶した参照テー
ブルをＣＰＵのメモリ空間内に有し、その参照テーブル
を参照して積和計算によるファジィ推論を行っていた。
【０００３】
【発明が解決しようとする課題】このように従来のファ
ジィ制御の方法では、ＣＰＵが参照テーブルを用い和積
演算によるファジィ推論を実行するため、以下の様な問
題点があった。■複数の複雑なファジィ推論を同時に実
行しようとすると、ＣＰＵの処理能力を越えた和積等の
データ処理が必要になり、リアルタイムでの処理ができ
なくなる。■ファジィ処理が複雑になればなる程、前述
の参照テーブルの数が増加し、かつそれらを参照して多
数の制御回路で同時に実行しようとすると、マイコンの
計算に必要なバッファ容量が不足する。
ジィ制御の方法では、ＣＰＵが参照テーブルを用い和積
演算によるファジィ推論を実行するため、以下の様な問
題点があった。■複数の複雑なファジィ推論を同時に実
行しようとすると、ＣＰＵの処理能力を越えた和積等の
データ処理が必要になり、リアルタイムでの処理ができ
なくなる。■ファジィ処理が複雑になればなる程、前述
の参照テーブルの数が増加し、かつそれらを参照して多
数の制御回路で同時に実行しようとすると、マイコンの
計算に必要なバッファ容量が不足する。
【０００４】本発明は上記従来例に鑑みてなされたもの
で、ニューロン素子によりファジィ推論を実行すること
により、ＣＰＵによるファジィ制御処理の負担を少なく
した制御装置を提供することを目的とする。
で、ニューロン素子によりファジィ推論を実行すること
により、ＣＰＵによるファジィ制御処理の負担を少なく
した制御装置を提供することを目的とする。
【０００５】又、本発明は、マイクロコンピュータと同
一の半導体チップ上にニューロン素子を設けることによ
り、１チップでファジィ制御ができる制御装置を提供す
ることを目的とする。
一の半導体チップ上にニューロン素子を設けることによ
り、１チップでファジィ制御ができる制御装置を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明の制御装置は以下の様な構成からなる。即ち、
ＣＰＵと、被制御回路よりの情報を入力し、前記ＣＰＵ
よりの制御データに基づいてファジィ推論の結果を前記
ＣＰＵに出力するニューロン素子とを有する。
に本発明の制御装置は以下の様な構成からなる。即ち、
ＣＰＵと、被制御回路よりの情報を入力し、前記ＣＰＵ
よりの制御データに基づいてファジィ推論の結果を前記
ＣＰＵに出力するニューロン素子とを有する。
【０００７】
【作用】以上の構成において、ニューロン素子は、被制
御回路よりの情報を入力し、ＣＰＵよりの制御データに
基づいてファジィ推論を実行し、その結果をＣＰＵに出
力するように動作する。これにより、ＣＰＵはファジィ
推論のための複雑な積和計算することなく、ファジィ制
御を行うことができる。
御回路よりの情報を入力し、ＣＰＵよりの制御データに
基づいてファジィ推論を実行し、その結果をＣＰＵに出
力するように動作する。これにより、ＣＰＵはファジィ
推論のための複雑な積和計算することなく、ファジィ制
御を行うことができる。
【０００８】
【実施例】以下、添付図面を参照して本発明の好適な実
施例を詳細に説明する。 ＜マイクロコンピュータ回路の説明 （図１）＞図１
は、ＣＰＵ１を含んだマイクロ・コンピュータ回路１０
０全体の構成を示す図で、例えばバイＣＭＯＳ構造など
で構成されている。ＣＰＵ１は通常ＡＬＵ及びＲＯＭ、
ＲＡＭ、Ｉ／Ｏ等を含む、例えば１６ビット等のマイク
ロコンピュータ素子である。２，３はニューロン素子で
あり、例えば日経マイクロデバイス１９８９年３月２０
日号の“世界で初めて商品化されるニューロチップ”で
紹介されているような、現在、実際にバイポーラプロセ
スで実現されているニューロン素子である。これらニュ
ーロン素子２，３の構成を図３を参照して説明する。 ＜ニューロン素子の説明 （図３）＞図３において、
３０１はデジタル信号入力回路であり、信号線３０２を
通してＣＰＵ１よりの重みデータ（デジタル値）を格納
している。３０３は乗算回路であり、デジタル信号入力
回路３０１に格納されている重みデータと、複数のアナ
ログ検出信号の入力用端子３０５より入力され、マルチ
プレクサ３０４を通して選択されたアナログ信号との積
を取っている。その結果が、抵抗３０６を通して加算回
路３０７に加えられる。３０７は加算回路であり、その
出力がサンプルホールド回路３０８に接続され、加算に
必要なコンデンサ３０９がチップの外に接続されている
。 このサンプルホールド回路３０８によってホールドされ
た信号はシグモイド関数回路３１０に入力され、そのシ
グモイド関数回路３１０の出力信号が出力端子３１１か
ら出力される。
施例を詳細に説明する。 ＜マイクロコンピュータ回路の説明 （図１）＞図１
は、ＣＰＵ１を含んだマイクロ・コンピュータ回路１０
０全体の構成を示す図で、例えばバイＣＭＯＳ構造など
で構成されている。ＣＰＵ１は通常ＡＬＵ及びＲＯＭ、
ＲＡＭ、Ｉ／Ｏ等を含む、例えば１６ビット等のマイク
ロコンピュータ素子である。２，３はニューロン素子で
あり、例えば日経マイクロデバイス１９８９年３月２０
日号の“世界で初めて商品化されるニューロチップ”で
紹介されているような、現在、実際にバイポーラプロセ
スで実現されているニューロン素子である。これらニュ
ーロン素子２，３の構成を図３を参照して説明する。 ＜ニューロン素子の説明 （図３）＞図３において、
３０１はデジタル信号入力回路であり、信号線３０２を
通してＣＰＵ１よりの重みデータ（デジタル値）を格納
している。３０３は乗算回路であり、デジタル信号入力
回路３０１に格納されている重みデータと、複数のアナ
ログ検出信号の入力用端子３０５より入力され、マルチ
プレクサ３０４を通して選択されたアナログ信号との積
を取っている。その結果が、抵抗３０６を通して加算回
路３０７に加えられる。３０７は加算回路であり、その
出力がサンプルホールド回路３０８に接続され、加算に
必要なコンデンサ３０９がチップの外に接続されている
。 このサンプルホールド回路３０８によってホールドされ
た信号はシグモイド関数回路３１０に入力され、そのシ
グモイド関数回路３１０の出力信号が出力端子３１１か
ら出力される。
【０００９】ＣＰＵ１から、このニューロン素子２、３
を制御するための制御信号が信号線３１２を通してニュ
ーロン素子制御回路３１３に入力されている。３１４は
信号制御回路で、加算回路３０７、サンプルホールド回
路３０８及びシグモイド関数回路３１０を駆動・制御し
ている。ニューロン素子制御回路３１３は、マルチプレ
クサ３０４、ニューロン素子の基本ブロック３３０全体
を制御している。なお、図１のニューロン素子２，３の
それぞれは、マルチプレクサ３０４、ニューロン素子制
御回路３１３、ニューロン素子基本ブロック３３０等を
合わせたブロック全体を示している。
を制御するための制御信号が信号線３１２を通してニュ
ーロン素子制御回路３１３に入力されている。３１４は
信号制御回路で、加算回路３０７、サンプルホールド回
路３０８及びシグモイド関数回路３１０を駆動・制御し
ている。ニューロン素子制御回路３１３は、マルチプレ
クサ３０４、ニューロン素子の基本ブロック３３０全体
を制御している。なお、図１のニューロン素子２，３の
それぞれは、マルチプレクサ３０４、ニューロン素子制
御回路３１３、ニューロン素子基本ブロック３３０等を
合わせたブロック全体を示している。
【００１０】図１における制御信号線１４及び１５は、
ＣＰＵ１の制御信号出力端子より出力され、ニューロン
素子２、３の制御信号３１２として入力されている。ま
た、制御信号線９，１０はそれぞれニューロン素子２，
３の信号線３０２として入力されている。これら信号線
９，１０を通して、ＣＰＵ１はデジタル信号入力回路３
０１にデジタルデータをセットすることができる。又、
図３のシグモイド関数回路３１０の出力は、信号線７，
８を通してＣＰＵ１に入力されるとともに、この１チッ
プ回路の信号出力端子１１，１２にそれぞれ接続されて
いる。１６，１７は多入力アナログマルチプレクサ３０
４の入力端子であり、それぞれニューロン素子２及び３
の複数のアナログ入力端子３０５の１つに接続されてい
る。又、図３のコンデンサ３０９に相当するコンデンサ
が図１の１８，２１で示されており、それぞれニューロ
ン素子２，３の加算回路３０７に接続されている。
ＣＰＵ１の制御信号出力端子より出力され、ニューロン
素子２、３の制御信号３１２として入力されている。ま
た、制御信号線９，１０はそれぞれニューロン素子２，
３の信号線３０２として入力されている。これら信号線
９，１０を通して、ＣＰＵ１はデジタル信号入力回路３
０１にデジタルデータをセットすることができる。又、
図３のシグモイド関数回路３１０の出力は、信号線７，
８を通してＣＰＵ１に入力されるとともに、この１チッ
プ回路の信号出力端子１１，１２にそれぞれ接続されて
いる。１６，１７は多入力アナログマルチプレクサ３０
４の入力端子であり、それぞれニューロン素子２及び３
の複数のアナログ入力端子３０５の１つに接続されてい
る。又、図３のコンデンサ３０９に相当するコンデンサ
が図１の１８，２１で示されており、それぞれニューロ
ン素子２，３の加算回路３０７に接続されている。
【００１１】ここで、ニューロン素子２，３は同じであ
るとし、それぞれは同一の動作をするように設定されて
いる。
るとし、それぞれは同一の動作をするように設定されて
いる。
【００１２】ＣＰＵ１は信号線９を通してデジタル信号
入力回路３０１に一連の重みデータを送出する。これら
データは、乗算回路３０３により、マルチプレクサ３０
４で選択されたアナログ信号と掛け合わされた後、抵抗
３０６、コンデンサ３０９等を含む加算回路３０７に加
えられる。その加算結果の信号がサンプルホールド回路
３０８に出力される。こうして、シグモイド関数回路３
１０がサンプルホールド回路３０８にサンプルホールド
されたアナログ信号を閾値処理し、アナログ信号として
信号線３１１に出力する。なお、ここで、マルチプレク
サ３０４に複数のアナログ信号が入力されている時は、
ＣＰＵ１よりの選択信号３１４（図３）により所望のア
ナログ信号がマルチプレクサ３０４により選択され、乗
算回路３０３に出力される。この場合、乗算回路３０３
よりの出力は時分割で加算回路３０７に入力される。
入力回路３０１に一連の重みデータを送出する。これら
データは、乗算回路３０３により、マルチプレクサ３０
４で選択されたアナログ信号と掛け合わされた後、抵抗
３０６、コンデンサ３０９等を含む加算回路３０７に加
えられる。その加算結果の信号がサンプルホールド回路
３０８に出力される。こうして、シグモイド関数回路３
１０がサンプルホールド回路３０８にサンプルホールド
されたアナログ信号を閾値処理し、アナログ信号として
信号線３１１に出力する。なお、ここで、マルチプレク
サ３０４に複数のアナログ信号が入力されている時は、
ＣＰＵ１よりの選択信号３１４（図３）により所望のア
ナログ信号がマルチプレクサ３０４により選択され、乗
算回路３０３に出力される。この場合、乗算回路３０３
よりの出力は時分割で加算回路３０７に入力される。
【００１３】こうしてＣＰＵ１は、ニューロン素子２，
３より信号線７及び８に出力された演算結果をＡ／Ｄ変
換して取り込む。この演算結果は、ファジィ制御におけ
るファジィ推論結果に相当しており、この演算結果を入
力する時、ＣＰＵ１はデジタル信号入力回路３０１にセ
ットしている重みデータを加味して状態判定し、その判
定結果に基づいて被制御対象部へ制御信号を送出する。 又、この判定条件によっては、ＣＰＵ１はデジタル信号
入力回路３０１にセットする重みデータを、信号線９，
１０により変更することができる。ＣＰＵ１はこのよう
な制御動作をニューロン素子２，３の両方に対して行い
、各素子によるタイミングをずらして制御を実行するこ
とによって、複数のニューロン素子２，３による制御を
リアルタイムに実行することが可能となる。 ＜応用例の説明 （図２）＞次に、図２を参照して本
実施例のマイクロコンピュータ回路１００の応用例を説
明する。
３より信号線７及び８に出力された演算結果をＡ／Ｄ変
換して取り込む。この演算結果は、ファジィ制御におけ
るファジィ推論結果に相当しており、この演算結果を入
力する時、ＣＰＵ１はデジタル信号入力回路３０１にセ
ットしている重みデータを加味して状態判定し、その判
定結果に基づいて被制御対象部へ制御信号を送出する。 又、この判定条件によっては、ＣＰＵ１はデジタル信号
入力回路３０１にセットする重みデータを、信号線９，
１０により変更することができる。ＣＰＵ１はこのよう
な制御動作をニューロン素子２，３の両方に対して行い
、各素子によるタイミングをずらして制御を実行するこ
とによって、複数のニューロン素子２，３による制御を
リアルタイムに実行することが可能となる。 ＜応用例の説明 （図２）＞次に、図２を参照して本
実施例のマイクロコンピュータ回路１００の応用例を説
明する。
【００１４】ＣＰＵ回路素子１００の第１の制御用出力
端子１１よりの出力は、被制御回路２１の制御信号入力
端子に接続され、第２の制御用出力端子１２よりの出力
は、被制御回路２２の制御信号入力端子に接続されてい
る。信号線２３，２４のそれぞれは、被制御回路２１，
２２の内部状態をセンスするための情報出力端子で、そ
れぞれニューロン素子２、３のアナログ・マルチプレク
サ入力端子１６，１７に接続されている。
端子１１よりの出力は、被制御回路２１の制御信号入力
端子に接続され、第２の制御用出力端子１２よりの出力
は、被制御回路２２の制御信号入力端子に接続されてい
る。信号線２３，２４のそれぞれは、被制御回路２１，
２２の内部状態をセンスするための情報出力端子で、そ
れぞれニューロン素子２、３のアナログ・マルチプレク
サ入力端子１６，１７に接続されている。
【００１５】次に、図２の構成の回路動作について説明
する。ＣＰＵ素子１００の基本動作については、前述説
明した通りなので省略する。ＣＰＵ素子１００は、入力
端子１６，１７より被制御回路２１，２２の制御状態の
情報を入力し、ニューロン素子２，３で，各被制御回路
２１，２２のファジィ推論を実行する。こうして決定さ
れたファジィ推論値に基づいて、リアルタイムでファジ
ィ判定を行う。このようにして、当該ＣＰＵ素子による
複数の制御回路のファジィ制御が可能となる。
する。ＣＰＵ素子１００の基本動作については、前述説
明した通りなので省略する。ＣＰＵ素子１００は、入力
端子１６，１７より被制御回路２１，２２の制御状態の
情報を入力し、ニューロン素子２，３で，各被制御回路
２１，２２のファジィ推論を実行する。こうして決定さ
れたファジィ推論値に基づいて、リアルタイムでファジ
ィ判定を行う。このようにして、当該ＣＰＵ素子による
複数の制御回路のファジィ制御が可能となる。
【００１６】以上説明したように本実施例によれば、ニ
ューロン素子によつてファジィ推論を実行することによ
り、複雑な積和計算をＣＰＵで行う必要がなくなるため
、被制御回路を１つのＣＰＵで同時に制御できる効果が
ある。又、上記の様に制御することにより、ＣＰＵの負
荷が軽くなって、複数のファジィ制御をリアルタイムに
行うことができる。
ューロン素子によつてファジィ推論を実行することによ
り、複雑な積和計算をＣＰＵで行う必要がなくなるため
、被制御回路を１つのＣＰＵで同時に制御できる効果が
ある。又、上記の様に制御することにより、ＣＰＵの負
荷が軽くなって、複数のファジィ制御をリアルタイムに
行うことができる。
【００１７】
【発明の効果】以上説明したように本発明によれば、ニ
ューロン素子によりファジィ制御におけるファジィ推論
値を演算することにより、ＣＰＵによるファジィ制御処
理の負担を少なくできる効果がある。
ューロン素子によりファジィ制御におけるファジィ推論
値を演算することにより、ＣＰＵによるファジィ制御処
理の負担を少なくできる効果がある。
【図１】本発明の実施例のマイクロコンピュータ回路素
子の構成を示すブロック図である。
子の構成を示すブロック図である。
【図２】実施例のマイクロコンピュータ回路素子を用い
た制御回路の構成を示すブロック図である。
た制御回路の構成を示すブロック図である。
【図３】実施例のマイクロコンピ回路素子で使用される
ニューロン素子の一例を示すブロック図である。
ニューロン素子の一例を示すブロック図である。
１ マイクロコンピュータ
２，３ ニューロン素子
２１，２２ 被制御回路
１００ マイクロコンピュータ回路素子３０１ デ
イジタル信号入力回路 ３０３ 乗算回路 ３０４ マルチプレクサ ３０７ 加算回路 ３０８ サンプルホールド回路 ３１０ シグモイド関数回路 ３１３ ニューロン素子制御回路 ３１４ 信号制御回路
イジタル信号入力回路 ３０３ 乗算回路 ３０４ マルチプレクサ ３０７ 加算回路 ３０８ サンプルホールド回路 ３１０ シグモイド関数回路 ３１３ ニューロン素子制御回路 ３１４ 信号制御回路
Claims (3)
- 【請求項１】 ＣＰＵと、被制御回路よりの情報を入
力し、前記ＣＰＵよりの制御データに基づいてファジィ
推論を実行し、推論結果を前記ＣＰＵに出力するニュー
ロン素子とを有することを特徴とする制御装置。 - 【請求項２】 前記ＣＰＵが前記ニューロン素子に出
力する制御データを、前記ニューロン素子のシグモイド
関数回路の出力値に応じて変更するようにしたことを特
徴とした請求項１記載の制御装置。 - 【請求項３】 前記ＣＰＵと少なくとも１つのニュー
ロン素子を１チップ上に形成したことを特徴とする請求
項第１項に記載の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3037157A JPH04276801A (ja) | 1991-03-04 | 1991-03-04 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3037157A JPH04276801A (ja) | 1991-03-04 | 1991-03-04 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04276801A true JPH04276801A (ja) | 1992-10-01 |
Family
ID=12489765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3037157A Withdrawn JPH04276801A (ja) | 1991-03-04 | 1991-03-04 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04276801A (ja) |
-
1991
- 1991-03-04 JP JP3037157A patent/JPH04276801A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4839851A (en) | Programmable data path device | |
| EP0629969A1 (en) | Artificial neuron and method of using same | |
| JPH04232562A (ja) | コンピユータ装置 | |
| EP0525543B1 (en) | Neural processor device | |
| US3496382A (en) | Learning computer element | |
| JPH04276801A (ja) | 制御装置 | |
| JPH0651807A (ja) | ファジィ論理電子制御器及びそのメモリ動作方法 | |
| JPH11338844A (ja) | 発火数制御型神経回路装置 | |
| JP3101742B2 (ja) | 最小値検出器 | |
| JP3106321B2 (ja) | 最大値検出器 | |
| JPH07113942B2 (ja) | ニューロチップによる結合器 | |
| JPH0293940A (ja) | メンバーシップ値生成装置 | |
| JP3082530B2 (ja) | ニューラルネットワーク回路 | |
| JP2765903B2 (ja) | 情報処理装置 | |
| JPH04237364A (ja) | ニューロコンピュータ | |
| Lin et al. | Identification of dynamic systems using recurrent fuzzy neural network | |
| JP3731621B2 (ja) | 演算装置および方法 | |
| JPH03167655A (ja) | ニューラルネットワーク | |
| JPH04112362A (ja) | 累積回路 | |
| US5958001A (en) | Output-processing circuit for a neural network and method of using same | |
| Bogdan et al. | Kobold: a neural coprocessor for backpropagation with online learning | |
| EP0321584A1 (en) | System for calculating sum of products | |
| JPH10111805A (ja) | 重心検出器 | |
| JPH0444158A (ja) | 情報処理方法および情報処理装置 | |
| JP2500755B2 (ja) | 冗長系切替方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |