JPH04276801A - 制御装置 - Google Patents
制御装置Info
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- JPH04276801A JPH04276801A JP3037157A JP3715791A JPH04276801A JP H04276801 A JPH04276801 A JP H04276801A JP 3037157 A JP3037157 A JP 3037157A JP 3715791 A JP3715791 A JP 3715791A JP H04276801 A JPH04276801 A JP H04276801A
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- Japan
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- circuit
- cpu
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- controlled
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- 210000002569 neuron Anatomy 0.000 claims abstract description 38
- 230000006870 function Effects 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000001537 neural effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Feedback Control In General (AREA)
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、神経機能を真似て作ら
れたニューラル素子を用いてファジィ制御を行う制御装
置に関するものである。
れたニューラル素子を用いてファジィ制御を行う制御装
置に関するものである。
【0002】
【従来の技術】従来のマイクロコンピュータ等によるフ
ァジィ制御では、ファジィ制御に使用するメンバシップ
関数を離散的なデジタルデータとして記憶した参照テー
ブルをCPUのメモリ空間内に有し、その参照テーブル
を参照して積和計算によるファジィ推論を行っていた。
ァジィ制御では、ファジィ制御に使用するメンバシップ
関数を離散的なデジタルデータとして記憶した参照テー
ブルをCPUのメモリ空間内に有し、その参照テーブル
を参照して積和計算によるファジィ推論を行っていた。
【0003】
【発明が解決しようとする課題】このように従来のファ
ジィ制御の方法では、CPUが参照テーブルを用い和積
演算によるファジィ推論を実行するため、以下の様な問
題点があった。■複数の複雑なファジィ推論を同時に実
行しようとすると、CPUの処理能力を越えた和積等の
データ処理が必要になり、リアルタイムでの処理ができ
なくなる。■ファジィ処理が複雑になればなる程、前述
の参照テーブルの数が増加し、かつそれらを参照して多
数の制御回路で同時に実行しようとすると、マイコンの
計算に必要なバッファ容量が不足する。
ジィ制御の方法では、CPUが参照テーブルを用い和積
演算によるファジィ推論を実行するため、以下の様な問
題点があった。■複数の複雑なファジィ推論を同時に実
行しようとすると、CPUの処理能力を越えた和積等の
データ処理が必要になり、リアルタイムでの処理ができ
なくなる。■ファジィ処理が複雑になればなる程、前述
の参照テーブルの数が増加し、かつそれらを参照して多
数の制御回路で同時に実行しようとすると、マイコンの
計算に必要なバッファ容量が不足する。
【0004】本発明は上記従来例に鑑みてなされたもの
で、ニューロン素子によりファジィ推論を実行すること
により、CPUによるファジィ制御処理の負担を少なく
した制御装置を提供することを目的とする。
で、ニューロン素子によりファジィ推論を実行すること
により、CPUによるファジィ制御処理の負担を少なく
した制御装置を提供することを目的とする。
【0005】又、本発明は、マイクロコンピュータと同
一の半導体チップ上にニューロン素子を設けることによ
り、1チップでファジィ制御ができる制御装置を提供す
ることを目的とする。
一の半導体チップ上にニューロン素子を設けることによ
り、1チップでファジィ制御ができる制御装置を提供す
ることを目的とする。
【0006】
【課題を解決するための手段】上記目的を達成するため
に本発明の制御装置は以下の様な構成からなる。即ち、
CPUと、被制御回路よりの情報を入力し、前記CPU
よりの制御データに基づいてファジィ推論の結果を前記
CPUに出力するニューロン素子とを有する。
に本発明の制御装置は以下の様な構成からなる。即ち、
CPUと、被制御回路よりの情報を入力し、前記CPU
よりの制御データに基づいてファジィ推論の結果を前記
CPUに出力するニューロン素子とを有する。
【0007】
【作用】以上の構成において、ニューロン素子は、被制
御回路よりの情報を入力し、CPUよりの制御データに
基づいてファジィ推論を実行し、その結果をCPUに出
力するように動作する。これにより、CPUはファジィ
推論のための複雑な積和計算することなく、ファジィ制
御を行うことができる。
御回路よりの情報を入力し、CPUよりの制御データに
基づいてファジィ推論を実行し、その結果をCPUに出
力するように動作する。これにより、CPUはファジィ
推論のための複雑な積和計算することなく、ファジィ制
御を行うことができる。
【0008】
【実施例】以下、添付図面を参照して本発明の好適な実
施例を詳細に説明する。 <マイクロコンピュータ回路の説明 (図1)>図1
は、CPU1を含んだマイクロ・コンピュータ回路10
0全体の構成を示す図で、例えばバイCMOS構造など
で構成されている。CPU1は通常ALU及びROM、
RAM、I/O等を含む、例えば16ビット等のマイク
ロコンピュータ素子である。2,3はニューロン素子で
あり、例えば日経マイクロデバイス1989年3月20
日号の“世界で初めて商品化されるニューロチップ”で
紹介されているような、現在、実際にバイポーラプロセ
スで実現されているニューロン素子である。これらニュ
ーロン素子2,3の構成を図3を参照して説明する。 <ニューロン素子の説明 (図3)>図3において、
301はデジタル信号入力回路であり、信号線302を
通してCPU1よりの重みデータ(デジタル値)を格納
している。303は乗算回路であり、デジタル信号入力
回路301に格納されている重みデータと、複数のアナ
ログ検出信号の入力用端子305より入力され、マルチ
プレクサ304を通して選択されたアナログ信号との積
を取っている。その結果が、抵抗306を通して加算回
路307に加えられる。307は加算回路であり、その
出力がサンプルホールド回路308に接続され、加算に
必要なコンデンサ309がチップの外に接続されている
。 このサンプルホールド回路308によってホールドされ
た信号はシグモイド関数回路310に入力され、そのシ
グモイド関数回路310の出力信号が出力端子311か
ら出力される。
施例を詳細に説明する。 <マイクロコンピュータ回路の説明 (図1)>図1
は、CPU1を含んだマイクロ・コンピュータ回路10
0全体の構成を示す図で、例えばバイCMOS構造など
で構成されている。CPU1は通常ALU及びROM、
RAM、I/O等を含む、例えば16ビット等のマイク
ロコンピュータ素子である。2,3はニューロン素子で
あり、例えば日経マイクロデバイス1989年3月20
日号の“世界で初めて商品化されるニューロチップ”で
紹介されているような、現在、実際にバイポーラプロセ
スで実現されているニューロン素子である。これらニュ
ーロン素子2,3の構成を図3を参照して説明する。 <ニューロン素子の説明 (図3)>図3において、
301はデジタル信号入力回路であり、信号線302を
通してCPU1よりの重みデータ(デジタル値)を格納
している。303は乗算回路であり、デジタル信号入力
回路301に格納されている重みデータと、複数のアナ
ログ検出信号の入力用端子305より入力され、マルチ
プレクサ304を通して選択されたアナログ信号との積
を取っている。その結果が、抵抗306を通して加算回
路307に加えられる。307は加算回路であり、その
出力がサンプルホールド回路308に接続され、加算に
必要なコンデンサ309がチップの外に接続されている
。 このサンプルホールド回路308によってホールドされ
た信号はシグモイド関数回路310に入力され、そのシ
グモイド関数回路310の出力信号が出力端子311か
ら出力される。
【0009】CPU1から、このニューロン素子2、3
を制御するための制御信号が信号線312を通してニュ
ーロン素子制御回路313に入力されている。314は
信号制御回路で、加算回路307、サンプルホールド回
路308及びシグモイド関数回路310を駆動・制御し
ている。ニューロン素子制御回路313は、マルチプレ
クサ304、ニューロン素子の基本ブロック330全体
を制御している。なお、図1のニューロン素子2,3の
それぞれは、マルチプレクサ304、ニューロン素子制
御回路313、ニューロン素子基本ブロック330等を
合わせたブロック全体を示している。
を制御するための制御信号が信号線312を通してニュ
ーロン素子制御回路313に入力されている。314は
信号制御回路で、加算回路307、サンプルホールド回
路308及びシグモイド関数回路310を駆動・制御し
ている。ニューロン素子制御回路313は、マルチプレ
クサ304、ニューロン素子の基本ブロック330全体
を制御している。なお、図1のニューロン素子2,3の
それぞれは、マルチプレクサ304、ニューロン素子制
御回路313、ニューロン素子基本ブロック330等を
合わせたブロック全体を示している。
【0010】図1における制御信号線14及び15は、
CPU1の制御信号出力端子より出力され、ニューロン
素子2、3の制御信号312として入力されている。ま
た、制御信号線9,10はそれぞれニューロン素子2,
3の信号線302として入力されている。これら信号線
9,10を通して、CPU1はデジタル信号入力回路3
01にデジタルデータをセットすることができる。又、
図3のシグモイド関数回路310の出力は、信号線7,
8を通してCPU1に入力されるとともに、この1チッ
プ回路の信号出力端子11,12にそれぞれ接続されて
いる。16,17は多入力アナログマルチプレクサ30
4の入力端子であり、それぞれニューロン素子2及び3
の複数のアナログ入力端子305の1つに接続されてい
る。又、図3のコンデンサ309に相当するコンデンサ
が図1の18,21で示されており、それぞれニューロ
ン素子2,3の加算回路307に接続されている。
CPU1の制御信号出力端子より出力され、ニューロン
素子2、3の制御信号312として入力されている。ま
た、制御信号線9,10はそれぞれニューロン素子2,
3の信号線302として入力されている。これら信号線
9,10を通して、CPU1はデジタル信号入力回路3
01にデジタルデータをセットすることができる。又、
図3のシグモイド関数回路310の出力は、信号線7,
8を通してCPU1に入力されるとともに、この1チッ
プ回路の信号出力端子11,12にそれぞれ接続されて
いる。16,17は多入力アナログマルチプレクサ30
4の入力端子であり、それぞれニューロン素子2及び3
の複数のアナログ入力端子305の1つに接続されてい
る。又、図3のコンデンサ309に相当するコンデンサ
が図1の18,21で示されており、それぞれニューロ
ン素子2,3の加算回路307に接続されている。
【0011】ここで、ニューロン素子2,3は同じであ
るとし、それぞれは同一の動作をするように設定されて
いる。
るとし、それぞれは同一の動作をするように設定されて
いる。
【0012】CPU1は信号線9を通してデジタル信号
入力回路301に一連の重みデータを送出する。これら
データは、乗算回路303により、マルチプレクサ30
4で選択されたアナログ信号と掛け合わされた後、抵抗
306、コンデンサ309等を含む加算回路307に加
えられる。その加算結果の信号がサンプルホールド回路
308に出力される。こうして、シグモイド関数回路3
10がサンプルホールド回路308にサンプルホールド
されたアナログ信号を閾値処理し、アナログ信号として
信号線311に出力する。なお、ここで、マルチプレク
サ304に複数のアナログ信号が入力されている時は、
CPU1よりの選択信号314(図3)により所望のア
ナログ信号がマルチプレクサ304により選択され、乗
算回路303に出力される。この場合、乗算回路303
よりの出力は時分割で加算回路307に入力される。
入力回路301に一連の重みデータを送出する。これら
データは、乗算回路303により、マルチプレクサ30
4で選択されたアナログ信号と掛け合わされた後、抵抗
306、コンデンサ309等を含む加算回路307に加
えられる。その加算結果の信号がサンプルホールド回路
308に出力される。こうして、シグモイド関数回路3
10がサンプルホールド回路308にサンプルホールド
されたアナログ信号を閾値処理し、アナログ信号として
信号線311に出力する。なお、ここで、マルチプレク
サ304に複数のアナログ信号が入力されている時は、
CPU1よりの選択信号314(図3)により所望のア
ナログ信号がマルチプレクサ304により選択され、乗
算回路303に出力される。この場合、乗算回路303
よりの出力は時分割で加算回路307に入力される。
【0013】こうしてCPU1は、ニューロン素子2,
3より信号線7及び8に出力された演算結果をA/D変
換して取り込む。この演算結果は、ファジィ制御におけ
るファジィ推論結果に相当しており、この演算結果を入
力する時、CPU1はデジタル信号入力回路301にセ
ットしている重みデータを加味して状態判定し、その判
定結果に基づいて被制御対象部へ制御信号を送出する。 又、この判定条件によっては、CPU1はデジタル信号
入力回路301にセットする重みデータを、信号線9,
10により変更することができる。CPU1はこのよう
な制御動作をニューロン素子2,3の両方に対して行い
、各素子によるタイミングをずらして制御を実行するこ
とによって、複数のニューロン素子2,3による制御を
リアルタイムに実行することが可能となる。 <応用例の説明 (図2)>次に、図2を参照して本
実施例のマイクロコンピュータ回路100の応用例を説
明する。
3より信号線7及び8に出力された演算結果をA/D変
換して取り込む。この演算結果は、ファジィ制御におけ
るファジィ推論結果に相当しており、この演算結果を入
力する時、CPU1はデジタル信号入力回路301にセ
ットしている重みデータを加味して状態判定し、その判
定結果に基づいて被制御対象部へ制御信号を送出する。 又、この判定条件によっては、CPU1はデジタル信号
入力回路301にセットする重みデータを、信号線9,
10により変更することができる。CPU1はこのよう
な制御動作をニューロン素子2,3の両方に対して行い
、各素子によるタイミングをずらして制御を実行するこ
とによって、複数のニューロン素子2,3による制御を
リアルタイムに実行することが可能となる。 <応用例の説明 (図2)>次に、図2を参照して本
実施例のマイクロコンピュータ回路100の応用例を説
明する。
【0014】CPU回路素子100の第1の制御用出力
端子11よりの出力は、被制御回路21の制御信号入力
端子に接続され、第2の制御用出力端子12よりの出力
は、被制御回路22の制御信号入力端子に接続されてい
る。信号線23,24のそれぞれは、被制御回路21,
22の内部状態をセンスするための情報出力端子で、そ
れぞれニューロン素子2、3のアナログ・マルチプレク
サ入力端子16,17に接続されている。
端子11よりの出力は、被制御回路21の制御信号入力
端子に接続され、第2の制御用出力端子12よりの出力
は、被制御回路22の制御信号入力端子に接続されてい
る。信号線23,24のそれぞれは、被制御回路21,
22の内部状態をセンスするための情報出力端子で、そ
れぞれニューロン素子2、3のアナログ・マルチプレク
サ入力端子16,17に接続されている。
【0015】次に、図2の構成の回路動作について説明
する。CPU素子100の基本動作については、前述説
明した通りなので省略する。CPU素子100は、入力
端子16,17より被制御回路21,22の制御状態の
情報を入力し、ニューロン素子2,3で,各被制御回路
21,22のファジィ推論を実行する。こうして決定さ
れたファジィ推論値に基づいて、リアルタイムでファジ
ィ判定を行う。このようにして、当該CPU素子による
複数の制御回路のファジィ制御が可能となる。
する。CPU素子100の基本動作については、前述説
明した通りなので省略する。CPU素子100は、入力
端子16,17より被制御回路21,22の制御状態の
情報を入力し、ニューロン素子2,3で,各被制御回路
21,22のファジィ推論を実行する。こうして決定さ
れたファジィ推論値に基づいて、リアルタイムでファジ
ィ判定を行う。このようにして、当該CPU素子による
複数の制御回路のファジィ制御が可能となる。
【0016】以上説明したように本実施例によれば、ニ
ューロン素子によつてファジィ推論を実行することによ
り、複雑な積和計算をCPUで行う必要がなくなるため
、被制御回路を1つのCPUで同時に制御できる効果が
ある。又、上記の様に制御することにより、CPUの負
荷が軽くなって、複数のファジィ制御をリアルタイムに
行うことができる。
ューロン素子によつてファジィ推論を実行することによ
り、複雑な積和計算をCPUで行う必要がなくなるため
、被制御回路を1つのCPUで同時に制御できる効果が
ある。又、上記の様に制御することにより、CPUの負
荷が軽くなって、複数のファジィ制御をリアルタイムに
行うことができる。
【0017】
【発明の効果】以上説明したように本発明によれば、ニ
ューロン素子によりファジィ制御におけるファジィ推論
値を演算することにより、CPUによるファジィ制御処
理の負担を少なくできる効果がある。
ューロン素子によりファジィ制御におけるファジィ推論
値を演算することにより、CPUによるファジィ制御処
理の負担を少なくできる効果がある。
【図1】本発明の実施例のマイクロコンピュータ回路素
子の構成を示すブロック図である。
子の構成を示すブロック図である。
【図2】実施例のマイクロコンピュータ回路素子を用い
た制御回路の構成を示すブロック図である。
た制御回路の構成を示すブロック図である。
【図3】実施例のマイクロコンピ回路素子で使用される
ニューロン素子の一例を示すブロック図である。
ニューロン素子の一例を示すブロック図である。
1 マイクロコンピュータ
2,3 ニューロン素子
21,22 被制御回路
100 マイクロコンピュータ回路素子301 デ
イジタル信号入力回路 303 乗算回路 304 マルチプレクサ 307 加算回路 308 サンプルホールド回路 310 シグモイド関数回路 313 ニューロン素子制御回路 314 信号制御回路
イジタル信号入力回路 303 乗算回路 304 マルチプレクサ 307 加算回路 308 サンプルホールド回路 310 シグモイド関数回路 313 ニューロン素子制御回路 314 信号制御回路
Claims (3)
- 【請求項1】 CPUと、被制御回路よりの情報を入
力し、前記CPUよりの制御データに基づいてファジィ
推論を実行し、推論結果を前記CPUに出力するニュー
ロン素子とを有することを特徴とする制御装置。 - 【請求項2】 前記CPUが前記ニューロン素子に出
力する制御データを、前記ニューロン素子のシグモイド
関数回路の出力値に応じて変更するようにしたことを特
徴とした請求項1記載の制御装置。 - 【請求項3】 前記CPUと少なくとも1つのニュー
ロン素子を1チップ上に形成したことを特徴とする請求
項第1項に記載の制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3037157A JPH04276801A (ja) | 1991-03-04 | 1991-03-04 | 制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3037157A JPH04276801A (ja) | 1991-03-04 | 1991-03-04 | 制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04276801A true JPH04276801A (ja) | 1992-10-01 |
Family
ID=12489765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3037157A Withdrawn JPH04276801A (ja) | 1991-03-04 | 1991-03-04 | 制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04276801A (ja) |
-
1991
- 1991-03-04 JP JP3037157A patent/JPH04276801A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |