JPH02224269A - Semiconductor device - Google Patents
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- JPH02224269A JPH02224269A JP1341850A JP34185089A JPH02224269A JP H02224269 A JPH02224269 A JP H02224269A JP 1341850 A JP1341850 A JP 1341850A JP 34185089 A JP34185089 A JP 34185089A JP H02224269 A JPH02224269 A JP H02224269A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高集積化を図った半導体装置に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a highly integrated semiconductor device.
（従来の技術）
第２図に、従来のＰ型およびＮ型のウェルを、その製造
方法により説明するものである。図中、２１はシリコン
基板、２２．２３はシリコン酸化膜、２４，２５はレジ
スト、２６はＮ型ウェル領域、２７はＰ型ウェル領域で
ある。(Prior Art) FIG. 2 illustrates conventional P-type and N-type wells and their manufacturing method. In the figure, 21 is a silicon substrate, 22 and 23 are silicon oxide films, 24 and 25 are resists, 26 is an N-type well region, and 27 is a P-type well region.
第２図（Ａ）は、例えば、Ｎ型導電型を有するシリコン
基板２１にシリコン酸化膜２２を形成したものである。FIG. 2A shows, for example, a silicon oxide film 22 formed on a silicon substrate 21 having an N-type conductivity type.
次に、ホトエッチにより、Ｎ型ウェル領域を形成するた
めの窓をあけ、レジスト２４をマスクとしてＮ型を形成
するための、例えば、燐のイオン２８を注入する。こう
して、第２図（Ｂ）のように、Ｎ型ウェル領域２６を形
成した後、レジスト２４を剥離する。そして、第２図（
Ｃ）のように、再びシリコン酸化膜２３を形成する。Next, a window for forming an N-type well region is opened by photoetching, and ions 28 of, for example, phosphorus are implanted to form an N-type well region using the resist 24 as a mask. After forming the N-type well region 26 in this way, as shown in FIG. 2(B), the resist 24 is removed. And Figure 2 (
As shown in C), a silicon oxide film 23 is formed again.
その後、ホトエッチによりＰ型ウェル領域を形成するた
めの窓をあけ、レジスト２５をマスクとしてＰ型を形成
するための、例えば、ボロンのイオン２９をイオン注入
する。このようにして、第２図（Ｄ）のようにＰ型ウェ
ル領域２７を形成し、その後、これら領域に注入された
イオンを拡散（ドライブイン）してツインウェルが形成
される。Thereafter, a window for forming a P-type well region is opened by photoetching, and boron ions 29, for example, are implanted to form a P-type well region using the resist 25 as a mask. In this way, P-type well regions 27 are formed as shown in FIG. 2(D), and then ions implanted into these regions are diffused (drive-in) to form twin wells.
このような従来の製造方法によると、ホトエッチが２回
あるため、Ｐ型およびＮ型ウェル領域を形成する場合、
どうしても、第２図（Ｄ）のようにマスクずれを考慮し
て余裕ｄをもたせて形成しなければならなかった。According to such a conventional manufacturing method, since photoetching is performed twice, when forming P-type and N-type well regions,
Inevitably, it had to be formed with a margin d in consideration of mask misalignment, as shown in FIG. 2(D).
したがって、このようにウェル領域の境界における余裕
のために、高集積化を図るには限度があった。また、こ
れらの領域におけるイオンの注入深さが相違すると、ウ
ェルを近接させるとＣＭＯ８型のトランジスタをウェル
に形成した場合に、ラッチアップが起こり易いという問
題もあり、ウェルの近接化を妨げる事情ともなっていた
。Therefore, due to the margin at the boundary of the well region, there is a limit to how high the integration can be achieved. In addition, if the ion implantation depths in these regions are different, there is a problem that latch-up is likely to occur when a CMO8 type transistor is formed in the well if the wells are placed close together, and this is a situation that prevents the closeness of the wells. was.
（発明が解決しようとする課題）
本発明は、上述した事情に鑑みてなされたもので、半導
体基板に形成されたウェル領域を高密度化するとともに
、ラッチアップの発生を少なくできることにより、半導
体装置の高集積化を可能とすることを目的とするもので
ある。(Problems to be Solved by the Invention) The present invention has been made in view of the above-mentioned circumstances, and is capable of increasing the density of a well region formed in a semiconductor substrate and reducing the occurrence of latch-up, thereby improving the density of a semiconductor device. The purpose of this is to enable high integration.
（課題を解決するための手段）
本発明は、半導体基板に第１の導電型ウェル領域および
第２の導電型ウェル領域を形成した半導体装置において
、前記第１の導電型ウェル領域および第２の導電型ウェ
ル領域とが、その境界が接して設けられ、かつ、前記各
領域におけるイオンの注入の深さがほぼ同程度とされて
いることを特徴とするものである。(Means for Solving the Problems) The present invention provides a semiconductor device in which a first conductivity type well region and a second conductivity type well region are formed in a semiconductor substrate. The conductive type well regions are provided so that their boundaries are in contact with each other, and the depth of ion implantation in each of the regions is approximately the same.
（作 用）
本発明は、半導体基板に第１の導電型ウェル領域および
第２の導電型ウェル領域を形成した半導体装置において
、前記第１の導電型ウェル領域および第２の導電型ウェ
ル領域とが、その境界が接して設けられていることによ
り、ウェルが高密度で形成され、かつ、前記各領域にお
けるイオンの注入の深さがほぼ同程度とされていること
により、注入されたイオンを拡散（ドライブイン）した
後においてもウェルの深さに格段の差異が生ぜず、ＣＭ
ＯＳトランジスタを形成しても、ラッチアップの起こり
にくいものができる。(Function) The present invention provides a semiconductor device in which a first conductivity type well region and a second conductivity type well region are formed in a semiconductor substrate. However, since the boundaries of the wells are in contact with each other, the wells are formed at a high density, and the depth of ion implantation in each region is approximately the same, so that the implanted ions are Even after diffusion (drive-in), there is no significant difference in the depth of the well, and CM
Even if an OS transistor is formed, it is possible to create one that is less prone to latch-up.
（実施例）
第１図は、本発明の一実施例の半導体装置を、その製造
工程の一例により説明するためのものである。図中、１
はシリコン基板、２，３はシリコン酸化膜、４はシリコ
ン窒化膜、５はレジスト、６はＮ型ウェル領域、７はＰ
型ウェル領域である。(Embodiment) FIG. 1 is a diagram for explaining a semiconductor device according to an embodiment of the present invention by way of an example of its manufacturing process. In the figure, 1
1 is a silicon substrate, 2 and 3 are silicon oxide films, 4 is a silicon nitride film, 5 is a resist, 6 is an N-type well region, and 7 is a P well region.
This is the type well area.
第１図（Ａ）は、例えば、Ｎ型導電型を有するシリコン
基板１にシリコン酸化膜２およびシリコン窒化膜４を形
成したものである。In FIG. 1A, for example, a silicon oxide film 2 and a silicon nitride film 4 are formed on a silicon substrate 1 having an N-type conductivity type.
次に、ホトエッチにより、Ｎ型ウェルを形成するための
窓をあけ、シリコン窒化膜４およびレジスト５をマスク
としてＮ型を形成するための、例えば、燐のイオン８を
注入する。こうして、第１図（Ｂ）のように、Ｎ型ウェ
ル領域６を形成した後、レジスト５を剥離する。そして
、第１図（Ｃ）のように、選択酸化を行ない、シリコン
酸化膜３を形成する。その後、シリコン窒化膜４をエツ
チングし、さらに、その下のシリコン酸化膜３をエツチ
ングする。シリコン酸化膜のエツチングは、第１図（Ａ
）のシリコン酸化膜２をエツチングする程度に行なう。Next, a window for forming an N-type well is opened by photoetching, and ions 8 of, for example, phosphorus are implanted to form an N-type well using the silicon nitride film 4 and resist 5 as masks. After forming the N-type well region 6 in this way, as shown in FIG. 1(B), the resist 5 is removed. Then, as shown in FIG. 1C, selective oxidation is performed to form a silicon oxide film 3. Thereafter, the silicon nitride film 4 is etched, and the silicon oxide film 3 underneath it is further etched. The etching of the silicon oxide film is shown in Figure 1 (A
) to the extent that the silicon oxide film 2 is etched.
それにより、Ｎ２ウェル領域６の表面の選択酸化したシ
リコン酸化膜３の大部分が残る。ついで、残されたシリ
コン酸化膜３をマスクとしてＰ型を形成するための、例
えば、ボロンのイオン９をイオン注入する。イオン注入
の深さは、Ｎ型のイオン注入の深さと同程度である。As a result, most of the selectively oxidized silicon oxide film 3 on the surface of the N2 well region 6 remains. Next, using the remaining silicon oxide film 3 as a mask, ions 9 of, for example, boron are implanted to form a P type. The depth of ion implantation is comparable to the depth of N-type ion implantation.
このようにして、第１図（Ｄ）のようにＰ型ウェル領域
７を形成する。In this way, a P-type well region 7 is formed as shown in FIG. 1(D).
Ｎ型ウェル領域６の表面の部分は、選択酸化によってシ
リコン酸化膜に変化しているから、シリコン酸化膜の表
面は、この段階において形成されたＰ型頭域７の表面よ
りｈだけ高くなり、Ｎ型ウェル領域６とＰ型ウェル領域
７との境界には、段差１０が形成されることになる。Since the surface of the N-type well region 6 has been changed into a silicon oxide film by selective oxidation, the surface of the silicon oxide film is higher than the surface of the P-type head region 7 formed at this stage by h. A step 10 is formed at the boundary between the N-type well region 6 and the P-type well region 7.
また、シリコン酸化膜３をエッチオフして第１図（Ｅ）
の状態としても、Ｎ型ウェル領域６の表面は、シリコン
酸化膜に変化しているから、シリコン酸化膜を除去した
Ｎ型ウェル６の表面は、酸化されないＰ型ウェル領域７
の表面よりｈ′だけ低くなり、Ｎ型ウェル領域６とＰ型
ウェル領域７との境界に段差１１が形成される。Furthermore, the silicon oxide film 3 is etched off as shown in FIG. 1(E).
Even in this state, the surface of the N-type well region 6 has changed to a silicon oxide film, so the surface of the N-type well 6 from which the silicon oxide film has been removed becomes an unoxidized P-type well region 7.
A step 11 is formed at the boundary between the N-type well region 6 and the P-type well region 7.
また、その後の工程における、拡散（ドライブイン）を
含む熱処理により、ウェル領域の境界の接合面を一定位
置に止めることができ、深い拡散を行なうことも可能で
ある。Further, by heat treatment including diffusion (drive-in) in a subsequent process, the junction surface at the boundary of the well region can be fixed at a fixed position, and deep diffusion can be performed.
（発明の効果）
以上の説明から明らかなように、本発明によれば、半導
体基板に形成されたウェル領域を高密度化することがで
き、また、その後の工程における熱処理により、ウェル
領域の境界の接合面を一定位置に止めることができる。(Effects of the Invention) As is clear from the above description, according to the present invention, it is possible to increase the density of the well region formed in the semiconductor substrate, and the boundaries of the well region can be increased by heat treatment in the subsequent process. The joint surface of the can be fixed in a fixed position.
また、拡散（ドライブイン）の工程は、ウェルを形成す
るごとに行なう必要はなく、１工程で行なうことができ
る。さらに、ＣＭＯＳトランジスタを形成しても、ラッ
チアップの起こりにくいものができる効果がある。Further, the diffusion (drive-in) step does not need to be performed every time a well is formed, and can be performed in one step. Furthermore, even if a CMOS transistor is formed, there is an effect that latch-up is less likely to occur.
第１図は、本発明の半導体装置の一実施例を説明するた
めの工程図、第２図は、従来の半導体装置の一例を説明
するための工程図である。
１・・・シリコン基板、２，３・・・シリコン酸化膜、
４・・・シリコン窒化膜、５・・・レジスト、６・・・
Ｎ型ウェル領域、７・・・Ｐ型ウェル領域。FIG. 1 is a process diagram for explaining an embodiment of a semiconductor device of the present invention, and FIG. 2 is a process diagram for explaining an example of a conventional semiconductor device. 1... Silicon substrate, 2, 3... Silicon oxide film,
4... Silicon nitride film, 5... Resist, 6...
N-type well region, 7...P-type well region.
Claims (1)
型ウェル領域を形成した半導体装置において、前記第１
の導電型ウェル領域および第２の導電型ウェル領域とが
、その境界が接して設けられ、かつ、前記各領域におけ
るイオンの注入の深さがほぼ同程度とされていることを
特徴とする半導体装置。In a semiconductor device in which a first conductivity type well region and a second conductivity type well region are formed in a semiconductor substrate, the first conductivity type well region and the second conductivity type well region are formed in a semiconductor substrate.
a conductivity type well region and a second conductivity type well region, the boundaries of which are in contact with each other, and the depth of ion implantation in each region is approximately the same. Device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341850A JPH02224269A (en) | 1989-12-29 | 1989-12-29 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341850A JPH02224269A (en) | 1989-12-29 | 1989-12-29 | Semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11980879A Division JPS5643756A (en) | 1979-09-18 | 1979-09-18 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224269A true JPH02224269A (en) | 1990-09-06 |
Family
ID=18349237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1341850A Pending JPH02224269A (en) | 1989-12-29 | 1989-12-29 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224269A (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4960878A (en) * | 1972-10-17 | 1974-06-13 | ||
| JPS4979189A (en) * | 1972-11-01 | 1974-07-31 | ||
| JPS49115647A (en) * | 1973-03-07 | 1974-11-05 | ||
| JPS49119587A (en) * | 1973-03-14 | 1974-11-15 | ||
| JPS5286083A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Production of complimentary isolation gate field effect transistor |
-
1989
- 1989-12-29 JP JP1341850A patent/JPH02224269A/en active Pending
Patent Citations (5)
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| JPS49119587A (en) * | 1973-03-14 | 1974-11-15 | ||
| JPS5286083A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Production of complimentary isolation gate field effect transistor |
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