JPH02220506A - 差動増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、一般には線形増幅器に関し、更に詳細には集
積回路差動増幅器の性能の改善に関する。

（背景技術） 差動増幅器は電子技術において周知であり、集積回路（
Ｉｃ）パッケージとして市販され人手可能である。典型
的パッケージは８個の出力ピンを有し、そのうちの２個
が入力用、１個が出力用・２個が電力接続用、２個がオ
フセット電圧ヌル（零にする）用、そして１個が回路に
接続されていないが偶数のピンを供給するために含まれ
ている。

入力ピンに加えられる信号間の差は出力ピンに増幅され
て現われる。理想的には、出力ピンの信号は人力ピンの
信号の変化に応答して瞬時に変化するであろう、しかし
、増幅器全体の複数の構成要素はそれらに関連のキャパ
シタンスを有する。

構成要素にかかる電圧が変化すると、電流が流れてそれ
らのキャパシタンスを充電又は放電さセなければならな
い、従って、入力の変化に応答して出力が変化できる速
度は、キャパシタンス及び流れる電流量とによって制限
される。

入力の変化に応答して出力が変化できる最大速度は「ス
ルーレート」と呼ばれる。多くの適用例において高いス
ルーレートが望ましい、特に、差動増幅器が入力信号の
速い変化に応答しなければならない場合、高いスルーレ
ートが非常に重要である。この理由により、差動増幅器
はスルーレートによって特性づけられることが多い。

差動増幅器の別の特性は、オフセット電圧である。理想
的には、人力信号が加えられないとき、両方の人力ピン
は同じ電圧になる（即ち、入力ピン間の差は零）、シか
し、差動増幅器の構成要素の組立てにおける変動により
、入力電圧の完全な一敗は妨げられる。もしオフセット
電圧が補正されなければ、不正確な出力信号となる可能
性がある。

ヌル・ピンは入力電圧を整合させるのに使用することが
できる。増幅器をある回路に使用するとき、それらのヌ
ル・ピンの間に可変抵抗を接続することができる。その
可変抵抗の中間タップは電圧に接続される。抵抗を適切
に調整するとオフセット電圧が低下、即ちオフセット電
圧が「ヌル」になる。

外部抵抗を使用してオフセット電圧をヌルにする１つの
欠点は、差動増幅器のユーザに不便であるということで
ある０例えば、差動増幅器を使用するエレクトロニクス
製造者の大量生産製品は各増幅器をヌルにする余裕がな
いことが多い、従って、製造されるとき各増幅器をヌル
にすることが望ましいであう。

（発明の要約） 本発明の目的はスルーレートを強化した差動増幅器を提
供することである。

本発明の他の目的は差動増幅器のオフセット電圧をヌル
にする改善された手段を提供することである。

本発明の前述及び他の目的は、第１及び第２リードを介
して電流ミラーに接続される差動入力段を有する差動増
幅器において達成される。入力信号に応答するスルーレ
ート強化回路は、入力電圧が正の閾値を超えるとき電流
ミラーの第１リードに電流を注入し、入力電圧が負の閾
値より低下したとき電流ミラーの第２リードに電流を注
入する。

スルーレート強化回路は、また、入力信号が正の閾値を
超えるとき増幅器の利得段に電流を注入する。スルーレ
ート強化回路からの注入電流は回路を充電及び放電する
付加電流を供給し、それによってスルーレートを改善す
る。

本発明の別の特徴によれば、オフセット・トリム回路が
電流ミラーの第１及び第２リードに、オフセット電圧を
減少させるように選択された量の電流を注入する。オフ
セット・トリム回路はテスト・パッドに接続された第１
組のダイオードを有し、テスト・パッドは該パッドに接
続される試験装置によって永久的に短絡することができ
る。オフセット・トリム回路はＩＣパッケージのピンに
分離部品を介して接続される第２４１のダイオードを有
する。第２組のダイオードのうちの選択されたものはパ
ッケージ・ピンに接続された試験装置によって永久的に
短絡することができる。

（実施例の説明） 第１図は、本発明に従って構成された差動増幅器のブロ
ック図を示す、入力信号は電圧ｖ１７．及びＶｉａ−に
加えられる６回路は差動増幅器を示しているので、入力
電圧（ν１．）は電圧ＶｌａｉとＶｉａ−と間の差であ
る。出力は電圧ｖ０に生じる。簡明にするため、電力接
続、オフセット電圧のヌルのための外部抵抗接続用ピン
、及び他の差動増幅器の標準的構成要素は明確には示し
ていない。

動作において、電圧νｉ、及びν轟、−に入力信号が加
えられていないとき、入力段２ｏがらのリード３４及び
３６の電流は理想的には等しい、信号が電圧Ｖｉａ−及
びｖ、７．に加えられると、入力段２ｏはリード３４及
び３６の電流を入力電圧に比例して変化させる。

電流ミラー２２は入力リード１０及び１２に流れる電流
を等しく保つように作用する。入力電圧が電圧シロ、、
、及びＶｒｎ−に加えられ、リード３４及び３６に等し
くない電流を発生するとき、リード３８に流れる電流が
リード１０及び１２から電流ミラー２２に流れる電流を
等しくする０例えば、もしｖｌ、（ここでは、電圧シム
０．及びν、９−の電圧を単にＶい、及びｖ１□という
）がＶｉａ−より大きいと、リード３６に流れる電流は
り一ド３４の電流を超えることになる。リード１゜及び
１２に流れる電流を等しくするため、付加的電流がリー
ド３８に流れる。ここで、リード３８の電流は入力電圧
ｖ１□及びＶｉａ−に加えられる電圧の差に比例するこ
とは容易に理解することができる。

リード３８に流れる電流は利得段２４への人力となる。

ここで、利得段２４は既知の差動増ＩＰ８器に含まれる
ような増幅段である。利得段２４は次にこれも既知の構
成のバッファ段２８に接続され、このバッファ段は電圧
Ｖ、に出力信号を供給する。

第１図に示す増幅器のスルーレートは各種構成要素に関
連するキャパシタンスによって制限される。特に利得段
２４及びバッファ段２８のキャパシタンスがスルーレー
トの低下のかなりの要因になる。

図示する目的のため、これらのキャパシタンスはイマジ
ナリ（架空の）コンデンサ２６＾及び２６Ｂによって表
わされる。従って、差動増幅器のスルーレートは、入力
の変化に応答してコンデンサ２６八及び２６Ｂを充電又
は放電する電流をいかに速く供給できるかによって制限
されることになる。

スルーレート強化回路３０は、比較的大きな入力変化に
応答して、コンデンサ２６Ａ及び２６．Ｂを充電又は放
電させる付加電流を供給するように動作する。

ｖＩｌｌｓがν、７−を閾値１ｖｐだけ超えると、スル
ーレート強化回路３０はリード４２及び１４に電流を供
給し、コンデンサ２６＾及び２６Ｂを充電させる。リー
ド４２の電流は、電流ミラー２２がリード１２への電流
の流れを阻止するので、リード３８に流れ、コンデンサ
２６Ａを充電する＊　Ｖｔａ−がｖｌ、を閾値Ｖ、だけ
超えると、スルーレート強化回路３０はリード４０に電
流を供給する。リード４０の電流の増加はリード１０の
電流を増加させる。電流ミラー２２はリードＩＯ及び１
２の電流を等しくするように動作する。リード１２の電
流の増加により、電流はコンデンサ２６八からリード３
８を介して電流ミラーにリード１２を介して流れる。

Ｖｉ＋ｑ−がＶｉ、ｌｅを超えるとコンデンサ２６Ｂを
放電させる経路がない。それは、コンデンサ２６Ｂは充
電よりも非常に速く放電するからである。

第１図の差動増幅器は、また、オフセット電圧のヌルを
可能にする。入力段２０を構成するのに使用される部品
がすべて同じ電流−電圧特性を有するならば、リード３
４及び３６の等しい電流は電圧Ｖ　（Ｍ＊及びＶ、、、
−における等しい電圧となるであろう。

しかし、電流−電圧特性はデバイスが同−ＩＣウェハ上
に組立てられたとしても、デバイス毎に相当の変動が生
じ得る。オフセット・トリム回路３２は、それらのデバ
イスの差の影響を最小にするように調節することができ
る。

オフセット・トリム回路３２は、後述する態様でリード
４４又は４６に電流を出力する。リード１２を流れる電
流をリードｌＯを流れる電流に等しく維持する電流ミラ
ー２２の動作によって、リード４４の増加した電流がリ
ード３６を流れる電流を増加させることは容易に理解す
ることができる。それとは逆に、リード４６の電流はり
一ド３６の電流を減少させる。

リード３４及び３６の電流の差は、入力段２０のデバイ
スの電流−電圧特性の差を補償して、電圧シロ７、及び
ｖｉｌ、−の電圧を等しくする。このようにして、リー
ド４４及び４６の電流は入力電圧のオフセットをヌルに
する。ｘｉ：動゛増輻器の製造中、オフセット・トリム
回路３２はリード４４及び４６に所望の電流を発生する
ように設定される。

次に、第２図を参照すると、入力段２０の更に詳細が示
される。電圧Ｖｉａ。は電界効果トランジスタ（ＦＥＴ
）口、及び０．のゲートに接続される。電圧Ｖｉａ−は
ＦＥＴＱ４及び０．のゲートに接続される。定電流源１
１Ａ　＋ｌｌｉ及びＩｚは既知の方法を使用してディス
クリート部品から組立てられる。ここで、定電流源ＩＩ
Ａ及びＩｌｌは、１ミリアンペアの１０分の２．３程度
の等しい電２ｉｔＦ１ｔを供給するように設計される。

定電流源１□はＩＩＡ又は１□８の電流の４倍を供給す
るように設計される。それらの電流源は正電源＋Ｖ及び
負電源−Ｖへの接続によって電力が供給される。

ＦＥＴＬ及び０．を流れる電流は、夫々定電流源１１Ａ
及びＬｓの電流に等しい。従って、リード３６への電流
の和は、常に一定でＩＩＡ＋ｌ１１に等しい（ここで、
定電’ｔＮ、ｓを流れる電流は定電流源の符号と同じ符
号が用いられている）。リード３４の電流はＦＥＴＱ、
を流れる電流に等しい。電圧Ｖ、い、又はＶｉａに加え
られる電圧がないときは、ＰＥＴＱ、を流れる電流はＦ
ＥＴＱ、を流れる電流と理想的には等しい。

ここで、ＦＥＴＱ＋を流れる電流は、Ｉ＋Ａ十Ｉｔｓに
等し＜Ｉｓの半分であることは容易に理解することがで
きる。従って、リード３４の電流は、ｖｌ、がν直、−
に等しいとき、リード３６の電流に等しい、トランジス
タの小信号モデルによれば、νｊｅｔかり、１．−を超
えると、ｖＩ、１．とＶｉａ−との差に比例して＋８が
分割し、ＦＥＴＱ、よりもＦ［！↑［１，により多くの
電流が流れる。こうして、リード３４の電流はり−ド３
６の電流を超える。これとは逆に、Ｖｉａ−がＶｉａ＊
を超えると、ＦＥＴＱ。

を流れる電流はＦ［！ＴＯ＋を流れる電流を超え、リー
ド３６の電流はリード３４の電流を超える。従って、第
２図の回路は前述した入力段２０として機能することが
わかる。

次に第３図を参照すると、電流ミラー２２の詳細が示さ
れる。この回路は既知の技術を使用してバイポーラ接合
トランジスタ（ＩＩＪＴ）から構成される。

ここで、ＢＪＴ（ｉｉｇ及び０２％のベースは一緒に接
続され、従って同一電圧にある。それらのエミッタは負
電源−Ｖに同じ抵抗値を有する抵抗Ｒ，及びＲｏを介し
て接続される。ここで、ＢＪＴＱ２ｇ及びＱ！Ｓが実質
上等しい電圧−電流特性を有するならば、ＢＪＴＱ、及
びＱ□を流れる電流は等しくなることは容易に理解する
ことができる。リード１０の電流が増加すると、ＢＪＴ
Ｑｓｓのベース電流は増加し、ＢＪＴＱ３意及び０クキ
のベース電圧及びベース電流を増加させる。

従って、リード１０の電流の増加はリード１２の電流の
増加によって「ミラー」される、このようにして、第３
図の回路は前述の電流ミラー２２の機能を達成する。

第４図はスルーレート強化回路３０の更に詳細を示す、
　ＦＥＴＱ＆及びＯｌは、Ｖｉａ−及びｖｌ、が閾値す
、以下のとき、電流がリード４０及び４２に流れるのを
阻止するスイッチとして考えることができる０周知の如
（、ＰＥＴは、ゲート・ソース電圧が閾値Ｖ、に等しい
ピンチオフ電圧以下であるとき、電流を流さない、この
ように、スルーレート強化回路３０は、入力かり、以下
の２き差動槽１１！１の残りの部分には何ら影響を与え
ない。

Ｆｌ！ＴＱ、！及び定電流源１１Ａはソース・フォロア
増幅器を形成し、Ｖｉａ−をＢＪＴＱｓｓのベースに加
えられるときのバッファを行なうことは容易に理解する
ことができる。同様に、ＰＩ！ＴＱ□及び定電流源Ｉ□
はＩＩＪＴＱｔｑのベースに加えられるＶム１のバッフ
ァを行なう。定電流源ｔｓａ及び！１．は同じ電流量０
．２−Ａ程度を供給する。

ＦＥＴＱ−＋及び口、はソース・フォロアとして作用す
るノテ、Ｖｉ＋＋＋及びＶｉｌ、−はＢＪＴＱｓｆｆｉ
及びａ１９のベースに加えられる。抵抗Ｒ１を流れる電
流は次の式で計算することができる。

Ｖ＝ａ、＋Ｖａｓ＋＋＋−Ｖｓｔｘｑ−（Ｖ＝＊−＋Ｖ
ａｓｉ））／Ｒｘ二Ｖｉａ／Ｒｔ　　式（１）Ｖａｓｘ
＋　＝Ｆ［！ＴＱ３１１　ノケート・７一ス電圧Ｖｍ！
ｔ＊−ＢＪＴＱｍｑのベース・エミッタ電圧ＶＧｓａ　
＝ＦＬ！ＴＱａ　（Ｄケー）　・７−ス電圧Ｖｉ１１　
　＝ＶＡａ令＋Ｖ＋−− このように、抵抗Ｒ□を流れる電流はν１．．に比例す
る。

従って、リード４０に流れる電流は計算することができ
る。前述の如＜、Ｖ１ｍ＋がＶムＩＩ〜を少なくともり
、だけ超えるとき、抵抗ｉを流れる電流は一部Ｆ［！Ｔ
Ｑ、に流れる。抵抗Ｒ８に流れる電流の一部は定電流源
１４＆に流れる。ここで、１４．は定電流１４Ａ−Ｖ−
／Ｒ１を通すように設計される０式（ｉｉを使用すると
、Ｖｉ、〉Ｖ、のときＦｌｉＴＱ＆を流れる電流はほぼ
Ｖい／ＲｊＶｐ／Ｒｔ−（Ｖｉ−Ｖｓ）／Ｒ＊と等しく
、Ｖｉ、＜Ｖ。

のとき零になる。

第４図の回路の対称性により、リード４２に−Ｖｉ。

＞Ｖ、のとき（ｖｉ、ｌ−ｖ、）／ｈの電流が流れ、−
Ｖ、、＜Ｖ。

のときに流れる電流は零である。

ここで要約すると、ｖｌが−Ｖ、と＋Ｖ、との間にある
とき、スルーレート強化回路３０はリード４０及びリー
ド４２に電流を供給しない＠　Ｖ！＋％が−ｖｌ、に等
しいとき、スルーレート強化回路３０はリード４２に電
流を供給し始め、その電流の大きさはＶｉａがより負に
なる程増加する。Ｖｉ、かり、に等しいとき、スルーレ
ート強化回路３０はリード４０に電流を供給し始め、そ
の電流°の大きさはｖ！＠がより正になる程増加する。

ここで、閾値Ｖ、は、入力段２０（第１図）が飽和する
入力電圧に等しく選定され、スルーレート強化回路３０
によって与えられる電流は入力段２０の飽和を補償する
。

スルーレート強化回路３０の別の特徴は、第４図を参照
すると理解することができる。即ち、リード１４の電流
が抵抗りを流れる電流に等しいということである０図示
の如＜　ＢＪＴＱｓ＊及び（ｌｓ＋のベースは、それら
のエミッタと同様に一緒に接続されている。従って、Ｂ
ＪＴＱｓｖを流れる電流はＢＪＴＱｓ＋を流れる電流と
等しくなければならない、　ＢＪＴＱｓ＊を流れる電流
は抵抗Ｒ，を流れるので、［１ＪＴＱｓｘを流れ、従っ
てＢＪＴＱｓ＋及びリード１４を流れる電流は抵抗Ｒ１
を流れる電流に等しくなる。リード１４はコンデンサ２
６Ｂ（第１図）に接続されるので、スルーレート強化回
路３０は、ｖｌ、がＶｉａ−を超えるときコンデンサ２
６Ｂ（第１図）を充電する電流を供給する。

次に、第５図には、オフセット・トリム回路３２の詳細
が示される。前述の如く、トリム回路３２はオフセット
電圧をヌルにする電流をリード４４及び４６に供給する
。

「ウェハ・レベル・トリム」と呼ばれるヌル動作の一部
は、差動増幅器を含むＩＣの製造中に行なわれる。当該
技術分野において既知の如く、集積回路がパッケージに
封入される前の組立中、試験装置が回路に接続される。

ここで、テスト・パッドｚ１〜Ｚ、はテスト・プローブ
が回路に接続できるパッドを表わす、テスト・パッド２
１〜Ｚ、に接続される装置はダイオードＤ１〜Ｄ、のう
ち選択されたものを短絡し、リード４４及び４６に流れ
る電流量を選択する。

ダイオードＤ、〜Ｄ４の各々は抵抗Ｒｔｖ〜Ｒ２１の１
つを介してＦＥＴＱ。に接続される。ここで、Ｆ［！Ｔ
Ｑ、Ｉはマルチドレーン電流源として構成されている。

既知の如く、マルチドレーン電流源として動作するＦ！
！？＋＊は定電流源Ｉ、によって供給される電流を分割
してドレーンｏ＋５ａ−ｏｔｓ＊から流す、　ＦＥＴＱ
＋ｅの寸法は、ドレーンＤ１８．〜Ｄｌｌｓの電流が比
率ｔ６：Ｓ：４：２１となる、即ちドレーンが２進の重
み付けを有するように選定される。各ダイオードはＦｌ
！ＴＧ　、、のドレーンの異なるものに接続されるので
、短絡される各ダイオードＤＩ”’ＤＪはテスト・パッ
ド２、に接続されるノードに異なる電流量を供給する。

ダイオードＤ、＋　”＝　Ｄ　ａの適当な組合せを選択
することによって、１６の異なる電流値をテスト・パッ
ドｚ１に接続されるノードに供給することができる。

ダイオードＤ、を短絡することによって、テスト・パッ
ドＺ、に接続されるノードの選択された電流はリード４
４に向けられる。これとは逆に、ダイオ−トロ、を短絡
することによって、その電流はり一部４６に向けられる
。前述したように、リード４４に加えられた電流は電圧
Ｖｒ−（第１図）の電圧に対して電圧Ｖ＋−（第１図）
の電圧を増大させる。これとは逆に、リード４６に電流
を加えると、電圧ｖ！１（第１図）の電圧を電圧Ｖｉ−
（第１図）に比較して増加する。こうして、オフセット
電圧はダイオードＤ、〜Ｄ、を短絡することによってヌ
ルにすることができ、オフセット電圧をヌルにする能力
は、所望のヌル動作をするダイオードの組合せを選択す
る能力によってのみ制限される。

ここで、バイアス回路５０はＦ！！ＴＯ＋ｓのゲートを
バイアスして、デバイアスが必要な電流を導通させるの
を確実にすることを注目すべきである。バイアス回路５
０は既知の任意のＪｌｌ様で構成される。更に、バイア
ス回路５０はバイアス電圧をＢＪ↑［ｌｌ’ｌ〜０．１
のベースに供給する。それらのトランジスタのベースは
、短絡されていなければダイオードＤ１〜Ｄ４が逆バイ
アスされるのに充分なレベルにバイアスされる。

ダイオードＯｎ又はＤＩ？は、もし短絡されていれば、
ドレーンＤｌｒｓをリード４４又は４６に接続する。

後述する理由で、ダイオード０１６及びＤＩ’ｌはリー
ド４４及び４６の電流の少量の調節を行なう手段を与え
、それによってオフセット電圧の少量の調節を行なう。

動作について説明する。ダイオードＤ、〜０４．０１６
及びＤ目の選択されたものがＩＣＣ差動増器器製造され
る工場で短絡される。既知の如く、ＩＣがパッケージに
封入される前に、試験装置（図示せず）はボンディング
・パッド及びテスト・パッドに接続される。ボンディン
グ・パッドはボンド・ワイヤが取付けられるＩＣ上のメ
タライズされた領域である。ボンド・ワイヤはＩＣパッ
ケージの外側のピンに接続する。こうして、入力電圧ｖ
１．。

及びＶｉａ−１電流Ｖ十及びＶ−１２つのヌル入力及び
出力電圧はそれらに関連のボンディング・パッドを有す
る。テスト・パッド、例えばテスト・パッド２．〜２．
はボンディング・パッドのようなメタライズされた領域
である。それらは回路には接続されているが、ＩＣパッ
ケージ上のビンには接続されていない。

どのダイオードを短絡するかを決定するため、試験装置
は入力電圧Ｖｌａ−をグランドに接続し、周知の試験技
術を使用して出力電圧を強制的に零にして、電圧ｖｉ、
の電圧を測定する。試験装置は、電源電圧Ｖ＋及びＶ−
に接続されるボンディング・パッドへの接続を介して回
路に電力を供給し、それによってＦＩＩＴＱ＋＊はドレ
ーンＤ１８．〜Ｏ１８，に所望の電流を生じさせる。試
験装置はテスト・パッド２、〜Ｚ４とテスト・パッド２
．との間を接続することによって、ダイオード０．〜Ｄ
４の任意のものを短絡することをシミユレートすること
ができるということは容易に理解することができる。同
様に、試験装置は、テスト・パッドＺ％又は２−とテス
ト・パッド２．との間を接続することによって、ダイオ
ードＤＳ又は０．を短絡する効果をシミユレートするこ
とができる。どのダイオードを短絡するかを決定する最
も簡単な方法は、試験装置が入力電圧ν１．−を接地し
、入力電圧ｖｉ、の電圧（即ち、オフセット電圧）を測
定することである。試験装置は、次にダイオードＤ、〜
Ｄ、の短絡及びオープンの可能な組合せ（対り、及びり
、の１つのみが短絡されるので総計３２）を調べる。零
に最も近い電圧値を生じる組合せが選択され、それらの
ダイオードが永久的に短絡される。

ダイオードは、ときに「ザラピング（ｚａｐｐｉｎｇ）
　Ｊと呼ばれる技術によって永久的に短絡される。基本
的には、各ダイオードはＰ−形材料領域に近接するｎ−
形半導体領域からなる。それらの領域に金属コンタクト
（通常アルミニウム）が設けられる。ダイオードを除去
（ザップ）するため、ダイオードはほぼ２０Ｖに逆バイ
アスされ、はぼ１００ｍ５継続する５００−真の電流パ
ルスが発生される。比較的小さなダイオードにとって、
その電流パルスは金属パッドからｎ−影領域を通ってＰ
−影領域にアルミニウムを移動させるのに充分な大きさ
である。

これによって、ｎ−形及びＰ−影領域間の接合は短絡さ
れる。

例えば、ダイオードＤ、を短絡させるために、試験装置
はテスト・パッド２．とＺ、との間に２０Ｖを加える。

その結果電流パルスがダイオードを除去する。はぼＩＫ
Ωの抵抗Ｌ’＋〜Ｒ３＋はザラピングの間ＢＪ↑０□〜
Ｑｔｌを保護する。同様に、抵抗Ｒ２ｔ　−Ｒ３＆はザ
ラピングの間１１ＪＴＱ　＋　ｑ〜Ｑｔｌを保護する０
次にダイオードＤ、又はり、はテスト・パッド２．及び
２．又は２．に加えられるパルスによって除去される。

−旦ダイオードＤ＋””Ｄｉが除去されるとき、ボンデ
ィング・パッドはパッケージのビンに接続され、ＩＣは
パッケージ内に封止される。ＩＣが−Ｈパッケージ内に
封止されると、テスト・パッドはダイオードをザラピン
グしてオフセットを調節することに使用することはでき
ない、しかし、ｔＣチップのパッケージ内への封入プロ
セス又はボンディング・ワイヤの存在がオフセットを変
化させ、付加的調節が必要となる可能性がある。

パッケージされた後は、回路へのアクセスはパッケージ
の外部ピンを通してのみである。ＩＣが８ピン・パッケ
ージに封止される場合、使用されないビンが典型的には
１つある。第５図において、ボンディング・パッドＰ、
はダイオード０１４及びＤＩ’１に接続され、使用され
ないビンに接続される。更にヌル動作を行なうためダイ
オードＤ０及び［１１の一端へのアクセスがあるが、ダ
イオード０１４及びｌ）Ｉ？の他端へのアクセスのため
には更に少なくとも２つのビンが必要となる。８ビン・
パッケージの残りの７ピンは他の接続に必要であるので
、ダイオード０１６及びＬｔのザラピングのために利用
できるビンがないことは明らかである。しかし第５図は
ダイオード０１．及びＯ＋Ｖが２つのビンへの多重接続
によってザラピングが可能なことを示している。

第５図に示されるように、ダイオードＯｔａの一端はボ
ンディング・パッドＰ、にＦＩＩＴＱ、を介して接続さ
れる。ここで、ＦＥＴＱ＋は通常、入力段２０（第２図
）の一部であり、ボンディング・パッドＰ、は、通常、
入力電圧Ｖｉａ。（第２図）をパッケージの１つにピン
に接続するのに使用される。工場におけるザラピングの
間、ボンディング・パッドＰ、に接続されるビンとボン
ディング・パッドＰ、に接続されるビンとの間に大きな
電圧が接続される。ボンディング・パッドＰ、からダイ
オードｏｒｂへの接続は、ｌ’［！ＴＱ、のゲート・ド
レーン接合を通り、Ｆ’１１．ＴＱ。

は順方向バイアスされるダイオードとして作用する。更
にＦ［ｌＴＱ＋はダイオ−トロ３．よりも非常に大きく
、ＰＥＴＱ、のコンタクトにおける金属移動は金属がデ
バイスのいずれの接合にブリッジするのも阻止する。

ダイオードＤＩ？は、ボンディング・パッドＰ１及びＰ
、に接続されるピン間に電圧を加えることによって除去
することができる。前述の如く、ボンディング・パッド
Ｐ、はパッケージの通常使用されないピンに接続される
。ボンディング・パラ）Ｐ＋は通常回路内の差動増幅器
のオフセット・ヌルのために使用される０例えば、ＩＣ
のエンド・ユーザはボンディング・パッドＰ１及びＰｓ
に接続されるビン間に可変抵抗を接続することができる
。その抵抗のセンタ・タップは正電流■＋に接続され、
オフセット電圧がヌルになる迄調節される。差動増幅器
内のヌル回路５２は、抵抗設定に応答し既知の態様でオ
フセットをヌルにする。

ＤＩ’ｌが除去されると、可変抵抗５４は接続されない
、パッドＰ、及びＰ、に加えられる電圧はＯ＋Ｖをザン
プする金属移動を生じさせるが、ＢＪＴＱ、、には殆ん
ど影響を与えない。ザラピングの間、ＢＪＴＱ□は順方
向にバイアスされる。更に、ＢＪＴＱ□はダイオードＤ
Ｉ？よりも非常に大きく、金属移動はＢＪＴＱｓａのど
の接合も短絡しない。

ザラピングの後、ＢＪＴＱ□は逆バイアス・ダイオード
として作用してパッドＰ１をダイオードＤ１７から分離
する。従って、工場におけるザラピングのため、そして
差動増幅器が回路に組込まれたときには他のある目的の
ために、ハツトＰ１に接続されるピンを使用することに
は何の問題もない、　ＦＥＴ口。

のドレーンは、通常の動作においては、リード３４を介
してリード４４に接続される。従って、ザラピングのた
め、そして差動増幅器が回路に組込まれたときは何か別
の目的のために、パッドＰ！に接続されたビンを使用す
ることに何の問題もない。

以上、本発明を実施例に従って説明したが、本発明の範
囲内において他の実施例が可能であることは当業者には
明らかである。

【図面の簡単な説明】

第１図は本発明に従って組立てられる差動増幅器のブロ
ック図である。 第２図は、第１図の増幅器の入力段の非常に簡略化した
回路図である。 第３図は、第１図の増幅器の電流ミラーの非常に簡略化
した回路図である。 第４図は、第１図の増幅器のスルーレートを高める回路
の非常に簡略化した回路図である。 第５図は、第１図の増幅器のオフセット電圧のヌル動作
を可能にする回路の非常に簡略化した回路図である。 第４図 ３７一

Claims (1)

1. 【特許請求の範囲】 １、（ａ）与えられた差動入力電圧に関連する出力電流
   を供給する第１差動増幅器手段と、 （ｂ）前記差動入力電圧が与えられる制御電極を有する
   一対のトランジスタを含み、前記差動入力電圧の大きさ
   が所定の大きさを超えるとき、差動入力電圧の極性に従
   って選択的に前記一対のトランジスタの第１又は第２ト
   ランジスタを介して第１出力又は第２出力に電圧源から
   の電流を指向させ、差動入力電圧が所定の大きさより小
   さいとき前記一対のトランジスタを介して電流を供給す
   るとともに前記第１又は第２出力へ通る電流のレベルを
   減少させる、第２差動増幅器手段と、 （ｃ）前記第１差動増幅器手段によって与えられる出力
   電流と前記第２差動増幅手段の第１出力又は第２出力に
   通る電流とを結合して合成出力電流を供給する出力段手
   段と、 から構成される回路。 ２、（ａ）与えられる差動入力電圧に関連する出力電流
   を供給する手段を含む第１差動増幅器段と、 （ｂ）前記差動入力電圧に応答して、該差動入力電圧の
   大きさが所定の大きさを超えるとき差動入力電圧の極性
   に従って選択的に電圧源から電流を第１出力又は第２出
   力に指向する手段を含む第２差動増幅器段であって、差
   動入力電圧が与えられる制御電極を有する第１対のトラ
   ンジスタ及び差動入力電圧が与えられる制御電極を有す
   る第２対のトランジスタを含むとともに、（１）差動入
   力電圧の大きさが前記所定の閾値レベルを超えるとき入
   力差信号の極性に従って選択的に前記第２対トランジス
   タの第１又は第２トランジスタをバイアスして、前記電
   圧源からの電流を前記第１対トランジスタの一方及び第
   ２対トランジスタの選択された方を通して第１又は第２
   出力に通過させるとともに、入力差電圧の大きさが所定
   の大きさよりも小さいとき前記第１対のトランジスタを
   通って電流を供給し、（２）差動入力電圧の大きさが所
   定の閾値レベルよりも小さいとき、前記第２対トランジ
   スタを不導通状態にバイアスして、電圧源からの電流が
   第１及び第２出力に通るのを防止する、手段を含む第２
   差動増幅器段と、 （ｃ）前記第１差動増幅器段によって供給され第２差動
   増幅器段の第１出力又は第２出力に送られる出力電流が
   与えられ、第１差動増幅器段によって供給される出力電
   流及び第２差動増幅器段の第１又は第２出力のうちの選
   択された方に送られる電流を結合して合成出力電流を供
   給する出力段と、 から構成される回路。 ３、（ａ）入力段と、 （ｂ）前記入力段に、第１及び第２リードを介して結合
   され、正の入力電圧が第１リードの電流を増加させ、負
   の入力電圧が第１リードの電流を減少させる、電流ミラ
   ーと、 （ｃ）前記第２リードに第３リードを介して接続される
   利得段であって、第１リードの電流の増加が第３リード
   の電流の利得段から出る方向の流れを増加させ、第１リ
   ードの電流の減少が第３リードの電流の利得段への流れ
   を増加させる利得段と、 を有する形式の差動増幅器におけるスルーレート強化回
   路であつて、 （ｉ）前記入力電圧が閾値を超える量に比例する電流を
   第４リードに発生する手段と、 （ｉｉ）前記入力電圧が前記閾値の負の値よりも小さい
   量に比例する電流を第５リードに発生する手段と、 （ｉｉｉ）前記第４リードを第１リードに接続する第１
   トランジスタ・スイッチであって入力電圧が前記閾値を
   超えるとき電流を通す第１トランジスタ・スイッチと、 （ｉｖ）前記第５リードを第２リードに接続する第２ト
   ランジスタ・スイッチであって入力電圧が前記閾値の負
   の値よりも小さいとき電流を流す第２トランジスタ・ス
   イッチと、 から構成されるスルーレート強化回路。 ４、入力電圧に応答して第１出力電流を発生する入力段
   と、前記第１出力電流に比例して第２出力電流を発生す
   る利得段と、前記利得段の出力に結合される入力を有し
   その入力に結合される電流に応答して出力電圧を発生す
   るバッファ段と、を有する形式の差動増幅器におけるス
   ルーレート強化回路であって、 （ａ）入力電圧が閾値を超える量に比例する強化電流を
   発生し、該強化電流が前記バッファ段の入力に結合され
   る手段、 を含むスルーレート強化回路。