JPH02215160A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02215160A JPH02215160A JP3564989A JP3564989A JPH02215160A JP H02215160 A JPH02215160 A JP H02215160A JP 3564989 A JP3564989 A JP 3564989A JP 3564989 A JP3564989 A JP 3564989A JP H02215160 A JPH02215160 A JP H02215160A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はｍ−ｖ族化合物半導体と金属とのシジットキー
接合を有する半導体装置の製造方法に関する。
接合を有する半導体装置の製造方法に関する。
（従来の技術）
従来より半導体−金属シ１フトキー接合を有する半導体
装置として、ＭＥＳ ＦＥＴが知られている。ＭＥＳ
ＦＥＴには第１図（ｄ）に示すように、エピタキシ
ャル層に形成されたリセス溝を有するものがある。この
ようなＭＥＳ ＦＥＴでは、ドレイン電流の大きさは
、チャンネル層の不純物濃度とリセス溝形成時のエツチ
ング量とに依存する。リセス溝のエツチングにはウェッ
トエツチングを用いるのが一般的である。エツチング量
の制御は通常次のようにして行う。まず、半導体基板上
に■−ｖ族化合物半導体のエピタキシャル層を積層し、
ソース電極及びドレイン電極として作用するオーミック
電極を形成する。更にリセス溝を形成するための７オト
レジスト等を形成した後、この基板の一部分を分割する
。この分割した基板を更にい（つかの分割片に分割し、
リセス溝を形成する為のエッチャントでエツチングする
。
装置として、ＭＥＳ ＦＥＴが知られている。ＭＥＳ
ＦＥＴには第１図（ｄ）に示すように、エピタキシ
ャル層に形成されたリセス溝を有するものがある。この
ようなＭＥＳ ＦＥＴでは、ドレイン電流の大きさは
、チャンネル層の不純物濃度とリセス溝形成時のエツチ
ング量とに依存する。リセス溝のエツチングにはウェッ
トエツチングを用いるのが一般的である。エツチング量
の制御は通常次のようにして行う。まず、半導体基板上
に■−ｖ族化合物半導体のエピタキシャル層を積層し、
ソース電極及びドレイン電極として作用するオーミック
電極を形成する。更にリセス溝を形成するための７オト
レジスト等を形成した後、この基板の一部分を分割する
。この分割した基板を更にい（つかの分割片に分割し、
リセス溝を形成する為のエッチャントでエツチングする
。
このとき、それぞれの分割片を異なる条件でエツチング
する。その後、ソース電極及びドレイン電極の間に所定
の電圧を印加して流れる電流の大きさのモニタリングを
行い、最適のエツチング条件を見いだす。この条件でも
との基板のエツチングを行う。基板を洗浄した後、エツ
チング層の空気酸化を避けるために直ちにＥＢ蒸着装置
に移し、減圧下で金属層を蒸着して半導体−金属ショッ
トキー特性が形成される。
する。その後、ソース電極及びドレイン電極の間に所定
の電圧を印加して流れる電流の大きさのモニタリングを
行い、最適のエツチング条件を見いだす。この条件でも
との基板のエツチングを行う。基板を洗浄した後、エツ
チング層の空気酸化を避けるために直ちにＥＢ蒸着装置
に移し、減圧下で金属層を蒸着して半導体−金属ショッ
トキー特性が形成される。
（発明が解決しようとする課Ｈ）
しかしこのような方法では、基板の一部分を分割するた
め、不定形ウェハとして取扱う必要が生じる。そのため
、製造工程の増加を招くおそれがある。更にモニタリン
グにより決定したエツチング条件では適切ではなかった
場合、直ちにそれを判断することができない等の欠点が
あった。
め、不定形ウェハとして取扱う必要が生じる。そのため
、製造工程の増加を招くおそれがある。更にモニタリン
グにより決定したエツチング条件では適切ではなかった
場合、直ちにそれを判断することができない等の欠点が
あった。
この問題点を改善したものとして、特願昭６３−２４１
４４号に開示されでいる構成がある。この構成ではＦＥ
Ｔ素子の他にモニター素子が同時に形成され、基板を分
割せずにこのモニター素子を用いて上述と同様のモニタ
リングを行うことができる。また、エツチング量の適、
不適を直ちに判断できるとともに、エツチング量が不足
の場合には、更にエツチングを行うことができるという
利点がある。
４４号に開示されでいる構成がある。この構成ではＦＥ
Ｔ素子の他にモニター素子が同時に形成され、基板を分
割せずにこのモニター素子を用いて上述と同様のモニタ
リングを行うことができる。また、エツチング量の適、
不適を直ちに判断できるとともに、エツチング量が不足
の場合には、更にエツチングを行うことができるという
利点がある。
しかしこの構成では、エツチングされた基板全体がモニ
タリングを行っている間中、空気中に曝され、エツチン
グ表面が酸化されるという欠点がある。この酸化表面の
ために、得られる装置のショットキー特性が一定しない
という新たな問題点が生じている。
タリングを行っている間中、空気中に曝され、エツチン
グ表面が酸化されるという欠点がある。この酸化表面の
ために、得られる装置のショットキー特性が一定しない
という新たな問題点が生じている。
本発明はこのような問題点を解決するために為されたも
のであり、その目的はリセス溝内に酸化層が生じても容
易にそれを除去し、ショットキー特性のばらつきの小さ
い半導体装置の製造方法を提供することである。
のであり、その目的はリセス溝内に酸化層が生じても容
易にそれを除去し、ショットキー特性のばらつきの小さ
い半導体装置の製造方法を提供することである。
（ｉｉ’題を解決するための手段）
本発明の半導体装置の製造方法は、半導体基板上に、成
長層を形成する工程、該成長層にリセス溝を形成する工
程、塩酸溶液を用いてエツチングする工程、及び該リセ
ス溝内部の該成長層と接合する金属層を形成する工程、
を包含しており、そのことによって上記目的が達成され
る。また、前記塩酸溶液の濃度を２〜１０％とすること
ができる。
長層を形成する工程、該成長層にリセス溝を形成する工
程、塩酸溶液を用いてエツチングする工程、及び該リセ
ス溝内部の該成長層と接合する金属層を形成する工程、
を包含しており、そのことによって上記目的が達成され
る。また、前記塩酸溶液の濃度を２〜１０％とすること
ができる。
（作用）
本発明の半導体装置の製造方法ではリセス溝の形成後、
塩酸溶液によるエツチングを行うことによって、リセス
溝内の■−ｖ族化合物半導体層の表面に生成した酸化層
を、ドレイン電流を殆ど変化させることなく除去するこ
とができる。塩酸溶液の濃度は重量％で２〜１０％が好
ましい。２％より低濃度では酸化層の除去効果が安定し
ない。
塩酸溶液によるエツチングを行うことによって、リセス
溝内の■−ｖ族化合物半導体層の表面に生成した酸化層
を、ドレイン電流を殆ど変化させることなく除去するこ
とができる。塩酸溶液の濃度は重量％で２〜１０％が好
ましい。２％より低濃度では酸化層の除去効果が安定し
ない。
１０％より高濃度ではリセス溝形成に使用したフォトレ
ジストが侵されるため、実用上好ましくない。
ジストが侵されるため、実用上好ましくない。
（実施例）
本発明を実施例について以下に説明する。第１図（ａ）
〜（ｄ）は本発明の半導体装置の製造方法の一実施例を
示す図である。第２図はその製造フローを示す図である
。以下、製造工程に従って説明する。ＧａＡｓ半導体基
板１上に、公知技術であるエピタキシー法により、ノン
ドープＧａＡ３８１７１層２、ｓｉドープｎ−ＧａＡｓ
チャンネル層３、ｓｉドープｎ”−ＧａＡｓコアタクト
層４、を順次形成したく第１図（ａ））。本実施例では
チャンネル層３が電子走行層となる。次に、メサエッチ
ングにより素子間分離を行い、公知技術によりコンタク
ト層４とオーム性接触するオーミック電極５，５を形成
した。次に、Ｐ−ＣＶＤ法により５ＩＮＸ膜６を形成し
、更にフォトレジストアを形成した。このフォトレジス
トアを用い、ＲＩＥ法によりＳＩＮ×膜６を異方性エツ
チングしてゲート開口部８を形成した（第１図（ｂ））
。
〜（ｄ）は本発明の半導体装置の製造方法の一実施例を
示す図である。第２図はその製造フローを示す図である
。以下、製造工程に従って説明する。ＧａＡｓ半導体基
板１上に、公知技術であるエピタキシー法により、ノン
ドープＧａＡ３８１７１層２、ｓｉドープｎ−ＧａＡｓ
チャンネル層３、ｓｉドープｎ”−ＧａＡｓコアタクト
層４、を順次形成したく第１図（ａ））。本実施例では
チャンネル層３が電子走行層となる。次に、メサエッチ
ングにより素子間分離を行い、公知技術によりコンタク
ト層４とオーム性接触するオーミック電極５，５を形成
した。次に、Ｐ−ＣＶＤ法により５ＩＮＸ膜６を形成し
、更にフォトレジストアを形成した。このフォトレジス
トアを用い、ＲＩＥ法によりＳＩＮ×膜６を異方性エツ
チングしてゲート開口部８を形成した（第１図（ｂ））
。
次に、５ＩＮＸ膜６をマスク材として、リン酸系の工・
ツチャントを用いて半導体基板をエツチングした。この
エツチングによってコンタクト層４、及びチャンネル層
３にリセス溝９を形成した（第１図（Ｃ））。この段階
で前述のモニタリングを行った。本実施例では前述の特
願昭６３−２４１４４号の方法を用いて行った。適切な
リセス溝の形成を確認した後、５重量％の塩酸水溶液（
液温２１”Ｃ）にこの基板を浸漬し、５分間エツチング
を行った。この濃度ではＧａＡｓのエツチング量は４０
Å以下であつた。その後、基板を水洗し、直ちにＥＢ蒸
看装皺チャンバー内に納め、チャンバー内の減圧を開始
した。次に、ＡＩ金金属蒸着した後、リフトオフによっ
て余分なＡＩ蒸着膜を除去し、ＡＩ金属１０を形成した
。このＡＩ金属層１０とチャンネル層３との間にシ璽ッ
トキー接合が形成される。更にレジストマスク７を除去
した＆、Ｐ−ＣＶＤ法によってパフシベーシ冒ンの為の
５ＩＮＸを堆積して保護膜１１を形成した（第１図（ｄ
））。この後、パッド電極等を形成し、半導体基板を分
割してチップとし、パッケージに納めてＭＥＳ ＦＥ
Ｔを完成した。
ツチャントを用いて半導体基板をエツチングした。この
エツチングによってコンタクト層４、及びチャンネル層
３にリセス溝９を形成した（第１図（Ｃ））。この段階
で前述のモニタリングを行った。本実施例では前述の特
願昭６３−２４１４４号の方法を用いて行った。適切な
リセス溝の形成を確認した後、５重量％の塩酸水溶液（
液温２１”Ｃ）にこの基板を浸漬し、５分間エツチング
を行った。この濃度ではＧａＡｓのエツチング量は４０
Å以下であつた。その後、基板を水洗し、直ちにＥＢ蒸
看装皺チャンバー内に納め、チャンバー内の減圧を開始
した。次に、ＡＩ金金属蒸着した後、リフトオフによっ
て余分なＡＩ蒸着膜を除去し、ＡＩ金属１０を形成した
。このＡＩ金属層１０とチャンネル層３との間にシ璽ッ
トキー接合が形成される。更にレジストマスク７を除去
した＆、Ｐ−ＣＶＤ法によってパフシベーシ冒ンの為の
５ＩＮＸを堆積して保護膜１１を形成した（第１図（ｄ
））。この後、パッド電極等を形成し、半導体基板を分
割してチップとし、パッケージに納めてＭＥＳ ＦＥ
Ｔを完成した。
以上のようにして製造したＭＥＳ ＦＥＴのシ９ット
キー接合の特性を表すｎ値を調べ、従来法によるＭＥＳ
ＦＥＴのそれと比較した。従来の希塩酸処理を行わ
ない方法によって製造したＭＥＳ ＦＥＴでは、ｎ値
は約１．２〜１．６の範囲にあり、ばらつきが大きかっ
た。それに比較して本実施例のＭＥＳ ＦＥＴでは、
ｎ値は約１． １〜１．２の範囲内にあり、安定してい
た。
キー接合の特性を表すｎ値を調べ、従来法によるＭＥＳ
ＦＥＴのそれと比較した。従来の希塩酸処理を行わ
ない方法によって製造したＭＥＳ ＦＥＴでは、ｎ値
は約１．２〜１．６の範囲にあり、ばらつきが大きかっ
た。それに比較して本実施例のＭＥＳ ＦＥＴでは、
ｎ値は約１． １〜１．２の範囲内にあり、安定してい
た。
（発明の効果）
本発明の半導体装置の製造方法によればこのように一半
導体装置のシ１ットキー特性を均一化できるので、品質
の安定した半導体装置の製造が可能となる。また、リセ
ス溝形成後、従来のように直ちにＥＢ蒸着装置に入れる
必要がなくなり、製造工程に於ける時間的自由度が増加
する。
導体装置のシ１ットキー特性を均一化できるので、品質
の安定した半導体装置の製造が可能となる。また、リセ
ス溝形成後、従来のように直ちにＥＢ蒸着装置に入れる
必要がなくなり、製造工程に於ける時間的自由度が増加
する。
４ の な看 日
第１図は本発明の半導体装置の製造方法の一実施例を示
す図、第２図は第１図の製造方法の製造フローを示す図
である。
す図、第２図は第１図の製造方法の製造フローを示す図
である。
ｌ・・・ＧａＡｓ半導体基板、２・・・ＧａＡｓバッフ
ァ層、３・・・ｎ−ＧａＡｓチャンネル層、４・・・ｎ
０ＧａＡｓコンタクト層、５・・・オーミック電極、６
・・・Ｓ Ｉ ＮＸ［９，７−・・フォトレジスト、８
・・・ゲート開口部、９・・・リセス溝、１０・・・Ａ
Ｉ金属層、１１・・・保護膜。
ァ層、３・・・ｎ−ＧａＡｓチャンネル層、４・・・ｎ
０ＧａＡｓコンタクト層、５・・・オーミック電極、６
・・・Ｓ Ｉ ＮＸ［９，７−・・フォトレジスト、８
・・・ゲート開口部、９・・・リセス溝、１０・・・Ａ
Ｉ金属層、１１・・・保護膜。
以上
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に、成長層を形成する工程、該成長層
にリセス溝を形成する工程、 塩酸溶液を用いてエッチングする工程、及び該リセス溝
内部の該成長層と接合する金属層を形成する工程、 を包含する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3564989A JPH02215160A (ja) | 1989-02-15 | 1989-02-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3564989A JPH02215160A (ja) | 1989-02-15 | 1989-02-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02215160A true JPH02215160A (ja) | 1990-08-28 |
Family
ID=12447724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3564989A Pending JPH02215160A (ja) | 1989-02-15 | 1989-02-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02215160A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011044636A (ja) * | 2009-08-24 | 2011-03-03 | Fuji Xerox Co Ltd | 自己走査型発光素子アレイおよびその製造方法 |
| JP2012043938A (ja) * | 2010-08-18 | 2012-03-01 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
-
1989
- 1989-02-15 JP JP3564989A patent/JPH02215160A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011044636A (ja) * | 2009-08-24 | 2011-03-03 | Fuji Xerox Co Ltd | 自己走査型発光素子アレイおよびその製造方法 |
| JP2012043938A (ja) * | 2010-08-18 | 2012-03-01 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
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