JPH02213222A

JPH02213222A - アナログスイッチ回路

Info

Publication number: JPH02213222A
Application number: JP3272789A
Authority: JP
Inventors: Minoru Matsushima; 松島　実
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-02-14
Filing date: 1989-02-14
Publication date: 1990-08-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はゲートアレイ、スタンダードセル等の規格化さ
れたセルサイズを持つ半導体集積回路において、低いオ
ン抵抗を実現するアナログスイッチ回路に関する。

（従来の技術）近年、電子機器のライフサイクルの短期化にとなってゲ
ートアレイ、スタンダードセルといったＣ　Ａ　Ｄ　（
Ｃｏｍｐｕｔｅｒ　Ａｄｄｅｄ　Ｍａｎｕｆａｃｔｕｒ
ｉｎｇまたはＣＡＭという）にサポートされた短期開発
用の半導体商品が注目を浴びている。こういったゲート
アレイ、スタンダードセルの入出力セルは規格化された
特性及びサイズに設計されている。上記ゲートアレイ、
スタンダードセルでアナログスイッチを構成した場合、
入出力セルサイズ、つまりトランジスタサイズが制限さ
れている為アナログスイッチの第１の重要特性である低
いオン抵抗の実現が同様に制限されてしまう、上記の解
決方法として一般的な手法は、入出力セルを並列接続し
、低オン抵抗化を図ることであるが、アナログスイッチ
の入出力に必要な２ピン以上の入出力セルが必要であっ
たり、また入出力ビンが隣り合せである必要性が生じる
場合も有る。

従来のこの種のアナログスイッチ回路における接続構成
を第２図ないし第４図に示す。

これらの各回において、（１）はチップ外部、（ｎ）は
チップ内部を示し、ＩＮは入力、ＯＵＴは出力、Ｃは制
御入力を示す、また、１は入力部アナログスイッチセル
、２は出力部アナログスイッチセル、３は他の機能をも
った任意個数の入出力セル、４は半導体チップ上の入出
力バット、５は出力部スルーセル、６は隣接した入力セ
ルと並列接続されるアナログスイッチセルである。

第２図は、アナログスイッチを構成する規格化された入
出力セルを夫々の接続ビンＯ，Ｉにより直列に接続した
ものである。入出力１セルで構成したアナログスイッチ
のオン抵抗をｒａｎとすると、第２図のオン抵抗Ｒｏｎ
、は。

Ｒａｎ、＝２Ｘｒｏｎ　　　　　　　（１）となり、２
倍となる。

また、第３１！Ｉは、出力側をスルーセル５としてオン
抵抗を下げたもので、第３図のオンＲｏｎ。

は、Ｒｏｎ、＝ｒｏｎ　　　　　　　　　　　　　（２）と
なる。

また、第４図は、オン抵抗を下げるためにアナログスイ
ッチ部のセル１と６を並列に接続し、出力側をスルーセ
ル５としたもので、第４図のオン抵抗Ｒｏｎ、は、Ｒｏ　ｎ　４−２（３）となり、半分となる。しかしながら必要セルは隣接部に
１セル余分に必要となる。

（発明が解決しようとする課題）一般にアナログスイッチの要求される機能としては、オ
ン抵抗はできる限り低く、また半導体チップ面積も小さ
い方が良い、更に、ゲートアレイ。

スタンダードセルといった手法を用いる場合には。

入力、出力セルは任意の位置に配置できるようにする必
要がある。

本発明はこのような課題を解決した半導体集積回路（ア
ナログスイッチ回路）を提供することを目的とするもの
である。

（課題を解決するための手段）本発明はゲートアレイ、スタンダードセル等の規格化さ
れたセルサイズを持つ半導体集積回路において、入力部
、出力部のトランジスタを並列接続するように結線し、
かつ、入力部、出力部セルは任意の入出力セル部に配置
しうるようにしたものである。

（作　用）上記構成のアナログスイッチ回路は必要最小限の２人出
力セルを用いることで、アナログスイッチ部のチップ面
積の低減、つまりコスト低減を図り、さらにオン抵抗を
従来比１／２とすることにより、アナログスイッチの応
用範囲の拡大を図ることができる。

（実施例）以下１本発明の実施例を図を参照して説明する。

第１図は本発明の一実施例の回路構成図を示し。

前記第２図と異なるのは、アナログスイッチセルの間の
接続ピンとして工と０の２ビンを用意して。

アナログスイッチセルの並列接続を可能にした点である
。また１図例では入力側と出力側の間に他の入出力セル
３が１個挿入されているがこのセルは、ゼロから任意の
個数の挿入が可能である。このように構成された結果、
オン抵抗Ｒｏｎ、は、−ｒ’　Ｏｎ　　　　　　　　　
　（４）Ｒｏｎ・−２となり、従来例のオン抵抗Ｒｏｎ、（第３図）と比較し
て１／２のオン抵抗が実現できる。更に、同一オン抵抗
を持ったＲａｎ４（第４図）の場合と比較すると必要セ
ル数を１セル減少させることができる。また、ゲートア
レイ、スタンダードセル等のＣＡＤレイアウトシステム
を用いる場合も、アナログスイッチの入力セル、出力セ
ルは隣接配置等の制限からも開放されて任意の位置に配
置することが可能である。

（発明の効果）以上説明したように１本発明においては最少限必要な入
出力セル２個を用いて、従来比１／２のオン抵抗を実現
することにより、半導体チップ面積の減少によるコスト
低減、およびオン抵抗減少によるアナログスイッチの応
用範囲の拡大に寄与することができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるアナログスイッチ回路
、第２図ないし第４図は従来のアナログスイッチ回路を
示す。１　・・・入力部アナログスイッチセル、２　・・・出
力部アナログスイッチセル、３・・・他の機能を持った
任意個数の入出力セル、　４　・・・半導体チップ上の
入出力パッド、　５　・・・出力部スルーセル、　６・
・・隣接した入力セルと並列接続されるアナログスイッ
チセル。特許出願人　松下電器産業株式会社第１図

Claims

【特許請求の範囲】

　ゲートアレイ、スタンダードセル等の規格化されたセ
ルサイズを持つ半導体集積回路において、入力部、出力
部のトランジスタを並列接続するように結線し、かつ、
入力部、出力部セルは任意の入出力セル部に配置しうる
ようにしたことを特徴とするアナログスイッチ回路。