JPH02211564A - 割込み回線アドレス通知方式 - Google Patents

割込み回線アドレス通知方式

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JPH02211564A
JPH02211564A JP1031915A JP3191589A JPH02211564A JP H02211564 A JPH02211564 A JP H02211564A JP 1031915 A JP1031915 A JP 1031915A JP 3191589 A JP3191589 A JP 3191589A JP H02211564 A JPH02211564 A JP H02211564A
Authority
JP
Japan
Prior art keywords
interrupt
line address
central control
input
control unit
Prior art date
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Pending
Application number
JP1031915A
Other languages
English (en)
Inventor
Yasuhiro Okumura
奥村 康博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPH02211564A publication Critical patent/JPH02211564A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 通信tIIJw処理装置で入出力命令の終了により回線
走査部から中央制御部に割込み回線アドレスを通知する
割込み回線アドレス通知方式に関し、割込み回線アドレ
ス読出し命令に対する処理を減らし、高速回線での処理
°効率を向上することを目的とし、 中央11310部からの入出力命令を受けた回線走査部
で回線夫々毎にデータの入出力を行ない、該入出力命令
終了のス・アータスを該中央1III!1部に転送して
割込みを行ない、該中央制御部の割込み回線アドレス読
出し命令の発行によりデータの入出力を行なった回線に
対応する割込み回線アドレスを該中央制御部に通知する
割込み回線アドレス通知方式において、該回線夫々で、
入出力命令終了の割込みが発生したことを表わし各ビッ
トが該回線夫々に対応する割込み回線アドレス表示フラ
グと、該入出力命令を終了した回線に対応する該割込み
回線アドレス表示フラグのビットをセットするセット手
段と、該中央制御部からの割込み回線アドレス読出し命
令により該割込み回線アドレス表示フラグを読出して該
中央制御部に転送するフラグ転送手段と、該中央制御部
への割込み回線アドレス表示フラグの転送後、該割込み
回線アドレス表示フラグのリセットを行なうリセット手
段とを有し、該中央制御部で転送された割込み発生フラ
グのセットされたビットから入出力命令を終了した回線
の割込み回線アドレスを判断するよう構成する。
〔産業上の利用分野〕
本発明は割込み回線アドレス通知方式に関し、通信制御
処理装置で入出力命令の終了により回線走査部から中央
制御部に割込み回線アドレスを通知する割込み回線アド
レス通知方式に関する。
近年ではデータ通信網の発達により高品質で高速の回線
が提供されるようになり、通信制御装置では高速回線で
の処理効率を向上さけることが要望されている。
(従来の技術〕 第6図は従来方式の通信制御装置の構成図を示す。
同図中、プロセッサ10にはバス11を介して中央制御
部(図示せず)の発行した例えば任意の回線の送信起動
の出力命令が供給される。プロセッサ10はメモリ12
のファームウェア領域12aにあるフ?−ムウエアによ
って命令解析後、サイクルスチールを起動して送信デー
タがメモリ12の送受信データバッフ?12Cに用意さ
れるとプロセッサ10の実行するファームウェアはデー
タ送受信回路13に送信指示を行ない、上記送受信デー
タバッファの送信データを任意の回線に送出する。
データ送受信回路13は処理を終了するとプロセッサ1
0に送信終了割込みを行ない、プ[1セツサ10の実行
するファームウェアはこの割込みにより終了ステータス
を作成して中央制御部へ転送し、その後メモリ12の割
込み回線アドレスキュー12bのうち先頭アドレスポイ
ンタの指示するアドレスに割込み回線アドレスをキュー
イングし、中央制御部に命令終了割込みを行なう。
これによって中央制御部の制御プログラムは割込み回線
アドレス読出し命令を発行し、プロセッサ10のファー
ムウェアは命令解析により回線アドレス読出し命令と判
断すると先頭アドレスポインタの指示するアドレスから
割込み回線アドレスを読込んで中央制御部へ転送し先頭
アドレスポインタをインクリメントし処理を終了する。
〔発明が解決しようとする課題〕
データ送受信回路13の送信終了割込みによりプロセッ
サが終了ステータスを作成転送して割込み回線アドレス
をキューイングするとき、既に他の割込み回線アドレス
がキューイングされているときは、割込み回線アドレス
キュー12bの最終アドレスポインタをインクリメント
してその指示するアドレスに割込み回線アドレスをキュ
ーイングし、中央制御部に命令終了割込みを行なう。
プロセッサ10は割込み回線アドレス読出し命令の発行
毎にキューイングされている割込み回線アドレスを読込
んで中央制御部へ転送し、まだ割込み回線アドレスのキ
ューイングがあれば中央制amに再び命令終了割込みを
行ない、残った割込み回線アドレスに対する割込み回線
アドレス読出し命令の発行を促す。
このように複数回線からのコマンド終了割込みがあると
き回線毎に割込み回線アドレス読出し命令を発行し、こ
れを夫々プロセッサ10の7?−ムラエアで処理するた
め、中央処理部及びIg11m走査部における割込みア
ドレス読出し命令に対する処理が増え、特に高速回線で
はその分だけ入出力命令の処理が減り、処理効率が悪化
するという問題があった。
本発明は上記の点に鑑みなされたもので、割込み回線ア
ドレス読出し命令に対する処理を減らし、高速回線での
処理効率を向上する割込み回線アドレス通知方式を提供
することを目的とする。
〔課題を解決するための手段〕
第1図は本発明方式の原理図を示す。
同図中、回線走査部21は、中央制御部20からの入出
力命令を受け、データ送受信回路25により回線26目
〜261夫々毎にデータの入出力を行ない、該入出力命
令終了のステータスを中央制御部20に転送して割込み
を行なう。この後、中央IIJwJ部20の割込み回線
アドレス読出し命令の発行により回線走査部21は、デ
ータの入出力を行なった回線に対応する割込み回線アド
レスを中央制御191120に通知する。
割込み回線アドレス表示フラグ24bは、@線261〜
261夫々で、入出力命令終了の割込みが発生したこと
を表わし各ビットが該回線26+〜261夫々に対応す
る。
セット手段33は、入出力命令を終了した回線に対応す
る数刻込み回線アドレス表示フラグ24bのビットをセ
ットする。
フラグ転送手段42は、中央制御部20からの割込み回
線アドレス読出し命令により割込み回線アドレス表示フ
ラグ24bを読出して中央制御部20に転送する。
リセット手段43は、中央制御部20への割込み回線ア
ドレス表示フラグ24bの転送後、割込み回線アドレス
表示フラグ24bのリセットを行なう。
また、中央11JI11部20では転送された割込み発
生フラグ24bのセットされたビットから一人出力命令
を終了した回線の割込み回線アドレスを判断する。
〔作用〕
本発明方式においては、回線26+〜261夫々の入出
力命令終了の割込みが発生すると割込み回線アドレス表
示フラグ24bの対応するビットをセットし、割込み回
線アドレス読出し命令によりこの割込み回線アドレス表
示フラグ24bを中央制御部20に転送して複数の回線
での入出力命令終、了の割込みアドレスを1度に通知す
る。
このため、中央制御部20での割込み目線アドレス読出
し命令の発行回数が減り、回線走査部21の目線アドレ
ス読出し命令に対する処M時間が減り、その分だけ入出
力処理に割当てる時間が増え、高速回線での処理効率が
向上する。
〔実施例〕
第2図は本発明方式の通信υ31111@隨の一実施例
の構成図を示す。
同図中、20は中央IIJi1部、21は回線走査部で
ある。中央制御部20の制御プログラムで任意の回線へ
の送信起動の出力命令が発行されバス22を介して回線
走査部21に供給されると、ブ0セッサ23はメモリ2
4のファームウェア領域24aに格納されたファームウ
ェアを実行してこの出力命令を解析し、中央IIJI1
1部20よりの送信データを読込むサイクルスチールを
起動し、この送信データを送受信データバッファ24c
に格納した後、データ送受信回路25に送信指示を行な
う。
データ送受信回路25は上記送信指示により送受信デー
タバッファ24Cから送信データを読出し目線26+〜
26ηのうち指示された任意の回線に送出する。この後
データ送受信回路25は送信終了割込みを行なう。
プロセッサ23の実行するファームウェアは送信終了割
込みがあると第3図(A)に示す処理を実行する。まず
、この割込・みのステータスを作成しくステップ31)
、サイクルスチールを起動してこのステータスを中央I
IJIlli部20に転送する(ステップ32)。この
後、メモリ24の割込み回線アドレス表示フラグ24b
のうち上記送信終了割込みを発行した回線に対応するフ
ラグに717をセットする(ステップ33)。
割込み回線アドレス表示フラグ24bは第4図に示す如
く、回線261〜261の数に同一のnビット構成で、
この表示フラグ24bのL S B24b1は回線26
+ 、MSB24bnは回線261に夫々対応しており
、′17がセットされたビットはその対応する回線で送
信終了割込み又は受信終了割込みがあったことを表わし
、101にリセットされたビットはその対応する回線で
上記送信又は受信の終了割込みがなかったことを表わす
なお、上記ステップ33では割込み回線アドレス表示フ
ラグの送信終了割込みが発行した回線に対応するビット
のみにVi?をセットし、その他のビットの内容を変え
ることはない。
ステップ33実行後、ステップ34においてプロセッサ
23は中央!1t[1部20に対し命令終了割込みを行
ない、処理を終了する。
中央11Ji1部20の制御プログラムは上記命令終了
割込みにより割込み回線アドレス読出し命令を発行する
これによって、プロセッサ23のファームウェアは第3
図(B)に示す処理を実行する。まず、命令を解析しく
ステップ41)、回線読出し命令であることを判断する
とメモリ24の割込み回線アドレス表示フラグ24bを
読出して中央111制御部20に転送する(ステップ4
2)。この後側込み回線アドレス表示フラグ24bをオ
ールピロリセットしくステップ43)、中央制御部20
に命令終了割込みを行ない(ス゛アップ44)、処理を
終了する。
中央制御部20は予め回!126 +〜261夫々に対
するnlJの割込み回線アドレスを設定されており、割
込み回線アドレス表示フラグ内で917のセットされた
ビットに対応する回線夫々について、そのステータスに
従った割込み処理を順次実行する。
ここで、第3図(A)の処理によりプロセッサ23が命
令終了割込みを行ない、中央制御部20が割込み回線ア
ドレス読出し命令を発行するまでの閤に他の回線で送信
終了割込み又は受信終了割込みがあった場合に割込み回
線アドレス表示フラグ24bのその回線のビットに71
vをセットすると1回の割込み回線アドレス読出し命令
の発行により中央制御部20は複数の回線に対する割込
み処理を順次実行する。
第5図は上記の出力命令の処理シーケンスを示す。同図
中、上部が中央制御部20.中央部が回線走査部21の
プロセッサ23の実行するフ?−ムウエア、下部がデー
タ送受信回路25に対応している。
ファームウェアについては優先度し、1〜L5を有する
。最上位の優先度L1ではエラー処理等が行なわれ、優
先度L2では主に中央制御部20に対する処理が行なわ
れる。優先度L3では主にデータ送受信回路25に対す
る処理が行なわれ、優先度L4では主にメモリ24に対
する処理が行なわれ、優先度し5ではその他の処理が行
なわれる。
上記実施例では出力命令についての処理を説明したが入
力命令についてもほとんど同一のシーケンスで処理が行
なわれる。また、出力命令、入力命令夫々の終了により
中央制御部20が行なう割込み処理即ち割込みアドレス
は同一である。
このように1回の割込み回線アドレス読出し命令で、割
込み回線アドレス表示フラグ24bを読込むことにより
、中央制御部20は複数の回線の割込み回線アドレスを
通知され、中央制御部20の割込み回線アドレス読出し
命令の発行回数が減り、回線走査部21の7フームウエ
アによる回線アドレス読出し命令に対する処理時間が減
り、その分だけ入出力処理に割当てる時間が増え、高速
回線での処理効率が向上する。
(発明の効果〕 上述の如く、本発明の割込み回線アドレス通知方式によ
れば、中央制御部の割込み回線アドレス読出し命令の発
行回数が減り、回線走査部のファームウェアによる回線
アドレス読出し命令に対する処理時間が減り、その分だ
け入出力処理に割当てる時間が増え高速回線での処理効
率が向上する。
【図面の簡単な説明】
第1図は本発明方式の原理図、 第2図は本発明方式の通信!i11wJ装置の・一実施
例の構成図、 第3図は回線走査部の実行する各処理のフローヂャート
、 第4図は割込み回線アドレス表示フラグを示す図、 第5図は出力命令の処理シーケンスを示す図、第6図は
従来方式の通信制御装置の一例の構成図である。 図において、 20は中央tIIJWJ部、 21は回線走査部、 22はバス、 23はプロセッサ、 24はメモリ、 24bは割込み回線アドレス表示フラグ、25はデータ
送受信回路、 26言〜261は回線 を示す。 特許出願人 富 士 通 株式会社 本応明ガペの原理図 第1図 な16I!月ガベの」目言粥JJlp製置の*416ヌ
、図第2 図 回示杖責音pの各q択理のフローチャート@3  図 轡!Jib/lT司憫にマレレス4ヒ水フラク゛を示1
図第 4 図

Claims (1)

  1. 【特許請求の範囲】 中央制御部(20)からの入出力命令を受けた回線走査
    部(21)で回線(26_1〜26_n)夫々毎にデー
    タの入出力を行ない、該入出力命令終了のステータスを
    該中央制御部(20)に転送して割込みを行ない、該中
    央制御部(20)の割込み回線アドレス読出し命令の発
    行によりデータの入出力を行なった回線に対応する割込
    み回線アドレスを該中央制御部(20)に通知する割込
    み回線アドレス通知方式において、 該回線(26_1〜26_n)夫々で、入出力命令終了
    の割込みが発生したことを表わし各ビットが該回線(2
    6_1〜26_n)夫々に対応する割込み目線アドレス
    表示フラグ(24b)と、 該入出力命令を終了した回線に対応する該割込み回線ア
    ドレス表示フラグ(24b)のビットをセットするセッ
    ト手段(33)と、 該中央制御部(20)からの割込み回線アドレス読出し
    命令により該割込み回線アドレス表示フラグ(24b)
    を読出して該中央制御部(20)に転送するフラグ転送
    手段(42)と、 該中央制御部(20)への割込み回線アドレス表示フラ
    グ(24b)の転送後、該割込み回線アドレス表示フラ
    グ(24b)のリセットを行なうリセット手段(43)
    とを有し、 該中央制御部(20)で転送された割込み発生フラグ(
    24b)のセットされたビットから入出力命令を終了し
    た回線の割込み回線アドレスを判断することを特徴とす
    る割込み回線アドレス通知方式。
JP1031915A 1989-02-10 1989-02-10 割込み回線アドレス通知方式 Pending JPH02211564A (ja)

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JPH02211564A true JPH02211564A (ja) 1990-08-22

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5555542A (en) * 1991-06-19 1996-09-10 Fujitsu Limited Packet directional path identifier transfer system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5555542A (en) * 1991-06-19 1996-09-10 Fujitsu Limited Packet directional path identifier transfer system

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