JPH02203554A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH02203554A JPH02203554A JP32534688A JP32534688A JPH02203554A JP H02203554 A JPH02203554 A JP H02203554A JP 32534688 A JP32534688 A JP 32534688A JP 32534688 A JP32534688 A JP 32534688A JP H02203554 A JPH02203554 A JP H02203554A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的］
（産業上の利用分野）
本発明は、特に高周波用半導体素子に適した半導体装置
とその製造方法に関する。
とその製造方法に関する。
（従来の技術）
半導体素子は、それ自体の機械的保護や外気からの遮断
などを目的として、セラミックス焼結体などによるパッ
ケージ内に収容して用いることが一般に行われている。
などを目的として、セラミックス焼結体などによるパッ
ケージ内に収容して用いることが一般に行われている。
また、パッケージ内には、セラミックス焼結体と同時焼
成によって所要の回路パターンを有する内部配線を形成
し、この内部配線の一端と半導体素子の電極部とを接続
するとともに、他端に入出力ピンを接続することによっ
て、半導体素子と外部装置との電気的接続を行っている
。
成によって所要の回路パターンを有する内部配線を形成
し、この内部配線の一端と半導体素子の電極部とを接続
するとともに、他端に入出力ピンを接続することによっ
て、半導体素子と外部装置との電気的接続を行っている
。
ところで、高周波半導体素子用のパッケージにおいては
、回路動作の高速化に伴ってパッケージ内の内部配線を
伝送路と考えその特性インピーダンスを一定化すること
が不可欠となってきている。
、回路動作の高速化に伴ってパッケージ内の内部配線を
伝送路と考えその特性インピーダンスを一定化すること
が不可欠となってきている。
第３図は、内部配線の特性インピーダンスを制御するた
めに、マイクロストリップ構造を利用した半導体装置の
パッケージ構造の一例を示すものである。
めに、マイクロストリップ構造を利用した半導体装置の
パッケージ構造の一例を示すものである。
同図において、最下層のセラミックス層１上面にはマイ
クロストリップ構造における接地層２が、第２層目のセ
ラミックス層３上面には半導体素子塔載用メタライズ層
４が、第３層目のセラミックス層５には半導体素子収容
部６とこの半導体素子収容部６から放射状に配置された
信号線や電力供給線となる内部配線層７がそれぞれ形成
されており、この内部配線層７は第４のセラミックス層
８によって保護されている。第４のセラミックス層８は
必要に応じて設けるものである。
クロストリップ構造における接地層２が、第２層目のセ
ラミックス層３上面には半導体素子塔載用メタライズ層
４が、第３層目のセラミックス層５には半導体素子収容
部６とこの半導体素子収容部６から放射状に配置された
信号線や電力供給線となる内部配線層７がそれぞれ形成
されており、この内部配線層７は第４のセラミックス層
８によって保護されている。第４のセラミックス層８は
必要に応じて設けるものである。
第３層目のセラミックス層５上面の内部配線層７の中央
より端部７ａには、塔載される半導体素子とボンディン
グワイヤによって電気的に接続するためのボンディング
パッド９が設けられており、また他方の端部７ｂにはス
ルーホール１０が設けられている。また、第２のセラミ
ックス層３および第１のセラミックス層１にも上記スル
ーホール１０の形成位置に対応してそれぞれスルーホー
ル１１．１２が設けられており、最下層のセラミックス
層１下面にはスルーホール１２の形成位置に対応して入
出力ビン１３が接合されている。
より端部７ａには、塔載される半導体素子とボンディン
グワイヤによって電気的に接続するためのボンディング
パッド９が設けられており、また他方の端部７ｂにはス
ルーホール１０が設けられている。また、第２のセラミ
ックス層３および第１のセラミックス層１にも上記スル
ーホール１０の形成位置に対応してそれぞれスルーホー
ル１１．１２が設けられており、最下層のセラミックス
層１下面にはスルーホール１２の形成位置に対応して入
出力ビン１３が接合されている。
ここで、内部配線層７、ボンディングパッド９およびス
ルーホール１０．１１．１２内の導体部は、セラミック
ス層と同時焼成することによって形成されるため、一般
にタングステンやモリブデンなどの高融点金属を含有す
る導体ペーストを用いて形成している。そして、このよ
うなボンディングパッド９に直接会などからなるボンデ
ィングワイヤを接合することができないために、ボンデ
ィングパッド９上にはニッケル／金などのメッキ層を形
成することが必要となる。
ルーホール１０．１１．１２内の導体部は、セラミック
ス層と同時焼成することによって形成されるため、一般
にタングステンやモリブデンなどの高融点金属を含有す
る導体ペーストを用いて形成している。そして、このよ
うなボンディングパッド９に直接会などからなるボンデ
ィングワイヤを接合することができないために、ボンデ
ィングパッド９上にはニッケル／金などのメッキ層を形
成することが必要となる。
このために、第２のセラミックス層３上には、各スルー
ホール１１に接続されたメッキ用電極線１４が予め形成
されており、セラミックス層と導体層とを同時焼成した
後にメッキ用電極線１４の側面露出部にメッキ用電極を
接触させ、ボンディングバット９上にメッキ層を形成し
ている。
ホール１１に接続されたメッキ用電極線１４が予め形成
されており、セラミックス層と導体層とを同時焼成した
後にメッキ用電極線１４の側面露出部にメッキ用電極を
接触させ、ボンディングバット９上にメッキ層を形成し
ている。
（発明が解決しようとする課題）
しかしながら、特に高周波半導体素子を塔載した半導体
装置においては、ボンディングパッド９上にメッキ層を
形成するために設けられたメッキ用電極線１４が内部配
線中の分岐部として存在していると、信号の伝搬速度が
高速になるにつれて分岐部による反射や、メッキ用電極
線１４側部の開放された終端部による反射によって、伝
搬波形の乱れがひどくなり、誤動作の発生率が高くなる
などの問題があった。
装置においては、ボンディングパッド９上にメッキ層を
形成するために設けられたメッキ用電極線１４が内部配
線中の分岐部として存在していると、信号の伝搬速度が
高速になるにつれて分岐部による反射や、メッキ用電極
線１４側部の開放された終端部による反射によって、伝
搬波形の乱れがひどくなり、誤動作の発生率が高くなる
などの問題があった。
本発明は、このような従来技術の課題に対処するために
なされたもので、高周波半導体素子を塔載した際にも信
号の伝搬波形の乱れを防止した半導体装置とその製造方
法を提供することを目的としている。
なされたもので、高周波半導体素子を塔載した際にも信
号の伝搬波形の乱れを防止した半導体装置とその製造方
法を提供することを目的としている。
ｒ発明の構成コ
（課題を解決するための手段）
すなわち本発明の半導体装置は、半導体素子が収容され
た絶縁性基体と、この絶縁性基体内に形成され一方の端
部に設けられたボンディングパッドと前記半導体素子と
が電気的に接続されている内部配線と、この内部配線の
他方の端部に電気的に接続されるとともに前記絶縁性基
体の一表面に接合された入出力ビンとを備えた半導体装
置であって、前記内部配線はその一方の端部に設けられ
たボンディングパッドから分岐することなく前記入出力
ビンとの接合部まで導かれていることを特徴としている
。
た絶縁性基体と、この絶縁性基体内に形成され一方の端
部に設けられたボンディングパッドと前記半導体素子と
が電気的に接続されている内部配線と、この内部配線の
他方の端部に電気的に接続されるとともに前記絶縁性基
体の一表面に接合された入出力ビンとを備えた半導体装
置であって、前記内部配線はその一方の端部に設けられ
たボンディングパッドから分岐することなく前記入出力
ビンとの接合部まで導かれていることを特徴としている
。
また、本発明の半導体装置の製造方法は、半導体素子収
容部および内部配線を有する絶縁性基体の一表面に前記
内部配線と電気的に接続するよう入出力ビンを接合する
工程と、前記入出力ビンにメッキ用電極を接触させ、前
記内部配線の他方の端部に設けられた半導体素子とのボ
ンディングパッド上にメッキ層を形成する工程と、前記
半導体素子収容部内に半導体素子を塔載するとともに、
前記メッキ層が設けられたボンディングパッドと前記半
導体素子とを電気的に接続する工程とを有することを特
徴としている。
容部および内部配線を有する絶縁性基体の一表面に前記
内部配線と電気的に接続するよう入出力ビンを接合する
工程と、前記入出力ビンにメッキ用電極を接触させ、前
記内部配線の他方の端部に設けられた半導体素子とのボ
ンディングパッド上にメッキ層を形成する工程と、前記
半導体素子収容部内に半導体素子を塔載するとともに、
前記メッキ層が設けられたボンディングパッドと前記半
導体素子とを電気的に接続する工程とを有することを特
徴としている。
（作 用）
本発明においては、入出力ビンにメッキ用電極を接触さ
せて内部配線の他方の端部に設けられたボンディングパ
ッド上にメッキ層を形成している。このため、予め絶縁
性基体内に内部配線から分岐させたメッキ用の電極線を
設ける必要がなくなる。したがって、内部配線をボンデ
ィングパッドから分岐することなく入出力ピンとの接合
部まで導くことが可能となる。これによって、分岐部や
分岐線の開放された終端部による信号の反射がなくなり
、信号の伝達を正確に行うことが可能となる。
せて内部配線の他方の端部に設けられたボンディングパ
ッド上にメッキ層を形成している。このため、予め絶縁
性基体内に内部配線から分岐させたメッキ用の電極線を
設ける必要がなくなる。したがって、内部配線をボンデ
ィングパッドから分岐することなく入出力ピンとの接合
部まで導くことが可能となる。これによって、分岐部や
分岐線の開放された終端部による信号の反射がなくなり
、信号の伝達を正確に行うことが可能となる。
（実施例）
以下、本発明の半導体装置の実施例を図面を参照して説
明する。
明する。
第１図は本発明の半導体装置の一実施例を示す断面図で
あり、第２図はそれに用いたパッケージの構造を示す分
解斜視図である。
あり、第２図はそれに用いたパッケージの構造を示す分
解斜視図である。
第１図および第２図に示すように、この半導体装置は、
接地層２２が形成された最下層の第１のセラミックス層
２２と、半導体素子塔載面となるメタライズ層２４が形
成された第２のセラミックス層２３と、半導体素子収容
部２６および入出力信号線や電力供給線となる内部配線
層２７が形成されたｍ３のセラミックス層２５と、内部
配線層２７の保護層となる第４のセラミックス層２８と
、上記メタライズ層２４上に塔載された半導体素子２９
と、第１のセラミックス層２１下面に接合された入出力
ピン３０とから主に構成されており、これら各セラミッ
クス層２１．２３．２５．２８および各導体層は同時焼
成によって多層化されている。
接地層２２が形成された最下層の第１のセラミックス層
２２と、半導体素子塔載面となるメタライズ層２４が形
成された第２のセラミックス層２３と、半導体素子収容
部２６および入出力信号線や電力供給線となる内部配線
層２７が形成されたｍ３のセラミックス層２５と、内部
配線層２７の保護層となる第４のセラミックス層２８と
、上記メタライズ層２４上に塔載された半導体素子２９
と、第１のセラミックス層２１下面に接合された入出力
ピン３０とから主に構成されており、これら各セラミッ
クス層２１．２３．２５．２８および各導体層は同時焼
成によって多層化されている。
第３のセラミックス層２５上に形成されている内部配線
層２７は、その配線パターンがボンディング部すなわち
第３のセラミックス層２５中央部に穿設されている半導
体素子収容部２６近傍部から外周方向に向けて放射状に
配置されるよう形成されており、各配線２７ｇの一方の
端部にはボンディングパッド３１が設けられており、ま
た他方の端部にはスルーホール３２が形成されている。
層２７は、その配線パターンがボンディング部すなわち
第３のセラミックス層２５中央部に穿設されている半導
体素子収容部２６近傍部から外周方向に向けて放射状に
配置されるよう形成されており、各配線２７ｇの一方の
端部にはボンディングパッド３１が設けられており、ま
た他方の端部にはスルーホール３２が形成されている。
第２のセラミックス層２３には、第３のセラミックス層
２５中央部に穿設されている半導体素子収容部２６に対
応して半導体素子塔載面となるメタライズ層２４が形成
されており、また第３のセラミックス層２５のスルーホ
ール３２形成位置に対応するスルーホール３３が形成さ
れている。
２５中央部に穿設されている半導体素子収容部２６に対
応して半導体素子塔載面となるメタライズ層２４が形成
されており、また第３のセラミックス層２５のスルーホ
ール３２形成位置に対応するスルーホール３３が形成さ
れている。
また、第１のセラミックス層２１にも各配線２７ａの一
方の端部位置に対応するスルーホール３４が形成されて
おり、第１のセラミックス層２１の下面にはこれらスル
ーホール３４形成位置に対応して入出力ビン接合パッド
３５が形成されており、この接合パッド３５を介して入
出力ピン３０が接合され、内部配線層２７の各配線２７
ａおよびスルーホール３２．３３．３４内に充填された
導電性物質によって構成される多数の内部配線と電気的
に接続されている。
方の端部位置に対応するスルーホール３４が形成されて
おり、第１のセラミックス層２１の下面にはこれらスル
ーホール３４形成位置に対応して入出力ビン接合パッド
３５が形成されており、この接合パッド３５を介して入
出力ピン３０が接合され、内部配線層２７の各配線２７
ａおよびスルーホール３２．３３．３４内に充填された
導電性物質によって構成される多数の内部配線と電気的
に接続されている。
第１のセラミックス層２１上には第３のセラミックス層
２５上に形成された内部配線層２７の配線パターン形成
位置に対応した接地層２２が形成されており、内部配線
層２７と接地層２２とによってマイクロストリップ構造
が構成されている。
２５上に形成された内部配線層２７の配線パターン形成
位置に対応した接地層２２が形成されており、内部配線
層２７と接地層２２とによってマイクロストリップ構造
が構成されている。
第２のセラミックス層２３のメタライズ層２４上には半
導体素子２９が塔載されており、半導体素子２９の各電
極と第３のセラミックス層２５上に形成されたボンディ
ングパッド３１とは、このボンディングパッド３１上に
形成された旧／Ａｕなとのメッキ層３６を介してボンデ
ィングワイヤ３７によって接続されている。
導体素子２９が塔載されており、半導体素子２９の各電
極と第３のセラミックス層２５上に形成されたボンディ
ングパッド３１とは、このボンディングパッド３１上に
形成された旧／Ａｕなとのメッキ層３６を介してボンデ
ィングワイヤ３７によって接続されている。
そして、内部配線層２７の各配線２７ａとスルーホール
３２．３３．３４内に充填された導電性物質とによって
構成される多数の内部配線は、それぞれボンディングパ
ッド３１から入出力ピン３０まで分岐することなく導か
れている。
３２．３３．３４内に充填された導電性物質とによって
構成される多数の内部配線は、それぞれボンディングパ
ッド３１から入出力ピン３０まで分岐することなく導か
れている。
このような半導体装置は、たとえば以下のようにして製
造される。
造される。
まず、各セラミックス層２１．２３．２５．２８となる
窒化アルミニウムやアルミナなどのグリーンシートに各
層の形状に合せてスルーホールやキャビティ用開口部を
穿設する。次いで、内部配線層２７のパターンや接地層
２２のパターン、さらに入出力ピン接合パッド３５のパ
ターンに応じて導体ペーストをスクリーン印刷などによ
って塗布するとともに、各スルーホール３２．３３．３
４に導体ペーストを充填し、これらグリーンシートを熱
圧着などによって積層一体化した後、グリーンシートと
各導体ペーストとを同時焼成して、内部配線を有するセ
ラミックス基板を作製する。
窒化アルミニウムやアルミナなどのグリーンシートに各
層の形状に合せてスルーホールやキャビティ用開口部を
穿設する。次いで、内部配線層２７のパターンや接地層
２２のパターン、さらに入出力ピン接合パッド３５のパ
ターンに応じて導体ペーストをスクリーン印刷などによ
って塗布するとともに、各スルーホール３２．３３．３
４に導体ペーストを充填し、これらグリーンシートを熱
圧着などによって積層一体化した後、グリーンシートと
各導体ペーストとを同時焼成して、内部配線を有するセ
ラミックス基板を作製する。
次いで、同時焼成によって得た多層構造を有するセラミ
ックス基板の最下層にあたる第１のセラミックス層２１
下面に形成された各入出力ピン接合パッド３５に、それ
ぞれ入出力ピン３０を接合する。
ックス基板の最下層にあたる第１のセラミックス層２１
下面に形成された各入出力ピン接合パッド３５に、それ
ぞれ入出力ピン３０を接合する。
次に、これら入出力ピン３０それぞれにメッキ用電極を
接触させ、電解メッキによって第２のセラミックス層２
５上に設けられたボンディングパッド３１上にメッキ層
３６を形成する。
接触させ、電解メッキによって第２のセラミックス層２
５上に設けられたボンディングパッド３１上にメッキ層
３６を形成する。
この後、第２のセラミックス層２３上に形成されたメタ
ライズ層２４上に半導体素子２９を塔載するとともに、
この半導体素子２９の各電極と各ボンディングパッド３
１上に形成されたメッキ層３６とをボンディングワイヤ
３７によって接続する。
ライズ層２４上に半導体素子２９を塔載するとともに、
この半導体素子２９の各電極と各ボンディングパッド３
１上に形成されたメッキ層３６とをボンディングワイヤ
３７によって接続する。
このように、この実施例においてはボンディングパッド
３１上にメッキ層３６を形成する際に、各入出力ピン３
０にメッキ用電極を接触させて電解メッキを行；でいる
ため、特にメッキ用の電極線を形成する必要がなく、こ
れによってボンディングパツド３１から入出力ピン３０
まで分岐させることなく内部配線を形成することが可能
となる。
３１上にメッキ層３６を形成する際に、各入出力ピン３
０にメッキ用電極を接触させて電解メッキを行；でいる
ため、特にメッキ用の電極線を形成する必要がなく、こ
れによってボンディングパツド３１から入出力ピン３０
まで分岐させることなく内部配線を形成することが可能
となる。
そして、この分岐のない内部配線によって、信号の伝搬
速度が高速化された際にも伝搬波形を乱すことがなくな
り、より正確な動作が期待できる。
速度が高速化された際にも伝搬波形を乱すことがなくな
り、より正確な動作が期待できる。
［発明の効果］
以上説明したように本発明によれば、信号の伝搬波形を
乱す分岐部がないために、より正確な動作が期待できる
半導体装置を提供することが可能となる。
乱す分岐部がないために、より正確な動作が期待できる
半導体装置を提供することが可能となる。
第１図は本発明の一実施例の半導体装置を示す断面図、
第２図は第１図の半導体装置に用いたパッケージの構造
を示す分解斜視図、第３図は従来の半導体装置のパッケ
ージ構造を示す分解斜視図である。 ２１．２３．２５．２８・・・・・・セラミックス層、
２４・・・・・・半導体素子塔載部、２７・・・・・・
内部配線層、２７ａ・・・・・・配線、２９・・・・・
・半導体素子、３０・・・・・・入出力ピン、３１・・
・・・・ボンディングパッド、３２．３３．３４・・・
・・・スルーホール、３５・・・・・・入出力ピン接合
パッド、３６・・・・・・メッキ層、３７・・・・・・
ボンディングワイヤ。 第１図 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第２図 第３図
第２図は第１図の半導体装置に用いたパッケージの構造
を示す分解斜視図、第３図は従来の半導体装置のパッケ
ージ構造を示す分解斜視図である。 ２１．２３．２５．２８・・・・・・セラミックス層、
２４・・・・・・半導体素子塔載部、２７・・・・・・
内部配線層、２７ａ・・・・・・配線、２９・・・・・
・半導体素子、３０・・・・・・入出力ピン、３１・・
・・・・ボンディングパッド、３２．３３．３４・・・
・・・スルーホール、３５・・・・・・入出力ピン接合
パッド、３６・・・・・・メッキ層、３７・・・・・・
ボンディングワイヤ。 第１図 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第２図 第３図
Claims (2)
- （１）半導体素子が収容された絶縁性基体と、この絶縁
性基体内に形成され一方の端部に設けられたボンディン
グパッドと前記半導体素子とが電気的に接続されている
内部配線と、この内部配線の他方の端部に電気的に接続
されるとともに前記絶縁性基体の一表面に接合された入
出力ピンとを備えた半導体装置であって、前記内部配線
はその一方の端部に設けられたボンディングパッドから
分岐することなく前記入出力ピンとの接合部まで導かれ
ていることを特徴とする半導体装置。 - （２）半導体素子収容部および内部配線を有する絶縁性
基体の一表面に前記内部配線と電気的に接続するよう入
出力ピンを接合する工程と、 前記入出力ピンにメッキ用電極を接触させ、前記内部配
線の他方の端部に設けられた半導体素子とのボンディン
グパッド上にメッキ層を形成する工程と、 前記半導体素子収容部内に半導体素子を塔載するととも
に、前記メッキ層が設けられたボンディングパッドと前
記半導体素子とを電気的に接続する工程とを有すること
を特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32534688A JPH02203554A (ja) | 1988-12-23 | 1988-12-23 | 半導体装置とその製造方法 |
| EP19890313542 EP0375461A3 (en) | 1988-12-23 | 1989-12-22 | Semiconductor device being packaged |
| KR1019890019558A KR900010985A (ko) | 1988-12-23 | 1989-12-23 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32534688A JPH02203554A (ja) | 1988-12-23 | 1988-12-23 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02203554A true JPH02203554A (ja) | 1990-08-13 |
Family
ID=18175784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32534688A Pending JPH02203554A (ja) | 1988-12-23 | 1988-12-23 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02203554A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63261862A (ja) * | 1987-04-20 | 1988-10-28 | Sumitomo Electric Ind Ltd | 半導体装置 |
-
1988
- 1988-12-23 JP JP32534688A patent/JPH02203554A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63261862A (ja) * | 1987-04-20 | 1988-10-28 | Sumitomo Electric Ind Ltd | 半導体装置 |
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