JPH02199875A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
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- JPH02199875A JPH02199875A JP1017549A JP1754989A JPH02199875A JP H02199875 A JPH02199875 A JP H02199875A JP 1017549 A JP1017549 A JP 1017549A JP 1754989 A JP1754989 A JP 1754989A JP H02199875 A JPH02199875 A JP H02199875A
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩｎＰ系半導体基板上に、高品質のＧａＡｓ系
の混晶半導体を積層した高性能のＧ ａ Ａ ｓ系半導
体素子およびその製造方法に関する。
の混晶半導体を積層した高性能のＧ ａ Ａ ｓ系半導
体素子およびその製造方法に関する。
ＧａＡｓ系の半導体は、その優れた特性を生かして、高
速デバイスに利用されている。しかし、ＧａＡｓ系半導
体はそのバンドギャップの特徴から、光半導体デバイス
として用いた場合、長波長系（１，３−以上）の光半導
体デバイスとはなり得ず、長波長系光電子集積回路の実
現を日桁して同一基板上に光デバイスとＧａＡｓ系の電
子デバイスを積層して設けることは不可能であった。そ
こで最近。
速デバイスに利用されている。しかし、ＧａＡｓ系半導
体はそのバンドギャップの特徴から、光半導体デバイス
として用いた場合、長波長系（１，３−以上）の光半導
体デバイスとはなり得ず、長波長系光電子集積回路の実
現を日桁して同一基板上に光デバイスとＧａＡｓ系の電
子デバイスを積層して設けることは不可能であった。そ
こで最近。
長波長系の光デバイスに適するＩｎＰ基板上に、ＧａＡ
ｓ１ｌを成長させる試みがなされている〔ニースズキ他
：エレクトロニクス レターズ、２３巻。
ｓ１ｌを成長させる試みがなされている〔ニースズキ他
：エレクトロニクス レターズ、２３巻。
１９８７年、第９５５頁（Ａ、 ５ｕｚｕｋｉ ｅｔ
ａｌ、 、 Ｅｌｅｃｔｒｏ−ｎｉｃｓ Ｌｅｔｔｅｒ
ｓ、２３、（１９８７） 、Ｐ、９５５） ） 、しか
し、ＩｎＰ基板上に直接ＧａＡｓ層を成長させた場合、
格子不整合によって発生する転位等のためにＧａＡｓ層
の品質が低下し、ＭＥＳ（金属−半導体）型の電子デバ
イスを形成した場合には、漏れ電流が多くなり、また移
動度も低下して、高性能の電子デバイスが得られないと
いう問題があった。
ａｌ、 、 Ｅｌｅｃｔｒｏ−ｎｉｃｓ Ｌｅｔｔｅｒ
ｓ、２３、（１９８７） 、Ｐ、９５５） ） 、しか
し、ＩｎＰ基板上に直接ＧａＡｓ層を成長させた場合、
格子不整合によって発生する転位等のためにＧａＡｓ層
の品質が低下し、ＭＥＳ（金属−半導体）型の電子デバ
イスを形成した場合には、漏れ電流が多くなり、また移
動度も低下して、高性能の電子デバイスが得られないと
いう問題があった。
そこで、ＩｎＰ基板上にＩ ｎｇ 、 ５３ Ｇ ａｏ
、 ４７ Ａ ３ ／Ｉ ｎｏ、ｚｓ Ｇａｏ、ｖ４Ａ
ｓおよびｒ ｎｏ、、、 Ｇａ０．、、Ａｓ／ＧａＡｓ
からなる超格子構造の緩衝層を設ける方法等が提案され
ている（大河自他： １９８８年秋季応用物理学会学術
講演会、７ｐ−Ｗ−１０、予稿集第−分冊、第３０５頁
）。しかし、この方法は、超格子構造の緩衝層には格子
定数が大きく変化する界面を有するため、その界面で生
じた格子の乱れがＧａＡｓ層内に伝搬し、ＧａＡｓ層内
に転位が発生し電気特性の劣化を引き起こすという問題
があった。
、 ４７ Ａ ３ ／Ｉ ｎｏ、ｚｓ Ｇａｏ、ｖ４Ａ
ｓおよびｒ ｎｏ、、、 Ｇａ０．、、Ａｓ／ＧａＡｓ
からなる超格子構造の緩衝層を設ける方法等が提案され
ている（大河自他： １９８８年秋季応用物理学会学術
講演会、７ｐ−Ｗ−１０、予稿集第−分冊、第３０５頁
）。しかし、この方法は、超格子構造の緩衝層には格子
定数が大きく変化する界面を有するため、その界面で生
じた格子の乱れがＧａＡｓ層内に伝搬し、ＧａＡｓ層内
に転位が発生し電気特性の劣化を引き起こすという問題
があった。
上述したごと〈従来技術において、ＩｎＰ系基板上に直
接ＧａＡｓ層を成長させる場合には格子不整合により発
生する転位などのために、ＧａＡｓ層の品質が低下し高
性能の電子デバイスが得られなかった。また、ＩｎＰ基
板上に超格子構造の緩衝層を設けて格子不整合による問
題点を解消する試みが提案されているが、超格子構造の
緩衝層には格子定数が大きく変化する界面が存在するた
め、その界面に生じた格子の乱れがＧａＡｓ層内に伝搬
して転位が発生し、そのため電気特性が劣化するという
問題があった。
接ＧａＡｓ層を成長させる場合には格子不整合により発
生する転位などのために、ＧａＡｓ層の品質が低下し高
性能の電子デバイスが得られなかった。また、ＩｎＰ基
板上に超格子構造の緩衝層を設けて格子不整合による問
題点を解消する試みが提案されているが、超格子構造の
緩衝層には格子定数が大きく変化する界面が存在するた
め、その界面に生じた格子の乱れがＧａＡｓ層内に伝搬
して転位が発生し、そのため電気特性が劣化するという
問題があった。
本発明の目的は、上記従来技術の問題点を解消し、Ｉｎ
Ｐ系基板上に、高品質のＧ ａ Ａ ｓ系のデバイス構
成用の半導体層を形成させることが可能な特定組成の緩
衝層を有する半導体素子およびその製造方法を提供する
ことにある。
Ｐ系基板上に、高品質のＧ ａ Ａ ｓ系のデバイス構
成用の半導体層を形成させることが可能な特定組成の緩
衝層を有する半導体素子およびその製造方法を提供する
ことにある。
本発明は、ＩｎＰ系の半導体基板上に形成させる緩衝層
の元素組成比を連続的に変えてエピタキシャル成長させ
ることにより、格子定数がＩｎＰ系の半導体基板の格子
定数からＧ ａ Ａ ｓ系のデバイス構成用の半導体の
格子定数へと、はぼ連続的に変化する緩衝層を設けて、
ｒｎＰ系半導体基板とＧａＡｓ系のデバイス構成用の半
導体層との間を格子定数の急峻な変化がなく結合させる
構造とすることを基本とするものであり、従来技術にお
ける格子定数が大きく変化する界面を有する緩衝層に比
べて、ＧａＡｓ系のデバイス構成用の半導体層内に格子
の乱れによる転位の発生が生じにくいという特徴がある
。
の元素組成比を連続的に変えてエピタキシャル成長させ
ることにより、格子定数がＩｎＰ系の半導体基板の格子
定数からＧ ａ Ａ ｓ系のデバイス構成用の半導体の
格子定数へと、はぼ連続的に変化する緩衝層を設けて、
ｒｎＰ系半導体基板とＧａＡｓ系のデバイス構成用の半
導体層との間を格子定数の急峻な変化がなく結合させる
構造とすることを基本とするものであり、従来技術にお
ける格子定数が大きく変化する界面を有する緩衝層に比
べて、ＧａＡｓ系のデバイス構成用の半導体層内に格子
の乱れによる転位の発生が生じにくいという特徴がある
。
本発明は、ＩｎＰ系の半導体基板上に、緩ｔｉ層を介し
てＧａＡｓ系のデバイス構成用の半導体層を設けた半導
体素子において、上記緩衝層の組成を、上記ＩｎＰ系の
半導体基板に接する最下層部においては、上記ＩｎＰ系
の半導体基板の格子定数とほぼ等しくなる組成の緩衝層
となし、かつ上記緩衝層の組成をその厚さ方向に連続的
に変化させて、上記ＧａＡｓ系のデバイス構成用の半導
体層と接する最上層部においては、上記ＧａＡｓ系のデ
バイス構成用の半導体層の格子定数とほぼ等しくなる組
成の緩衝層を設けた半導体素子である。
てＧａＡｓ系のデバイス構成用の半導体層を設けた半導
体素子において、上記緩衝層の組成を、上記ＩｎＰ系の
半導体基板に接する最下層部においては、上記ＩｎＰ系
の半導体基板の格子定数とほぼ等しくなる組成の緩衝層
となし、かつ上記緩衝層の組成をその厚さ方向に連続的
に変化させて、上記ＧａＡｓ系のデバイス構成用の半導
体層と接する最上層部においては、上記ＧａＡｓ系のデ
バイス構成用の半導体層の格子定数とほぼ等しくなる組
成の緩衝層を設けた半導体素子である。
そして、ＩｎＰ系の半導体基板上に形成させる緩衝層の
厚さ方向の組成が、上記基板の格子定数とほぼ等しくな
る組成から、緩衝層の上部に形成させるＧａＡｓ系のデ
バイス構成用の半導体層の格子定数とほぼ等しくなる組
成の緩衝層を設ける本発明の半導体素子の具体的な製造
方法は、上記緩ｍ層を形成させるＩｎＰ系半導体基板を
、エピタキシャル成長室内に保持し、上記緩衝層の構成
元素であり、かつＩｎＰ系の半導体基板およびＧａＡｓ
系のデバイス構成用の半導体層の構成元素を含む化合物
からなる複数の原料ガスを用い、まず最初に、緩衝層の
上記ＩｎＰ系半導体基板に接する最下層部の組成が、上
記ＩｎＰ系半導体基板の格子定数とほぼ等しくなる組成
の緩衝層が形成されるように上記原料ガスの導入割合を
制御し、ついで上記原料ガスの導入割合を徐々に変化さ
せながら上記緩衝層を成長させ、該緩衝層の最上層部の
組成が、その上に成膜するＧａＡｓ系のデバイス構成用
の半導体層の格子定数とほぼ等しくなるように、上記原
料ガスのエピタキシャル成長室への導入割合を制御する
ことにより、上記本発明の緩衝層を有する半導体層を製
造することができる。
厚さ方向の組成が、上記基板の格子定数とほぼ等しくな
る組成から、緩衝層の上部に形成させるＧａＡｓ系のデ
バイス構成用の半導体層の格子定数とほぼ等しくなる組
成の緩衝層を設ける本発明の半導体素子の具体的な製造
方法は、上記緩ｍ層を形成させるＩｎＰ系半導体基板を
、エピタキシャル成長室内に保持し、上記緩衝層の構成
元素であり、かつＩｎＰ系の半導体基板およびＧａＡｓ
系のデバイス構成用の半導体層の構成元素を含む化合物
からなる複数の原料ガスを用い、まず最初に、緩衝層の
上記ＩｎＰ系半導体基板に接する最下層部の組成が、上
記ＩｎＰ系半導体基板の格子定数とほぼ等しくなる組成
の緩衝層が形成されるように上記原料ガスの導入割合を
制御し、ついで上記原料ガスの導入割合を徐々に変化さ
せながら上記緩衝層を成長させ、該緩衝層の最上層部の
組成が、その上に成膜するＧａＡｓ系のデバイス構成用
の半導体層の格子定数とほぼ等しくなるように、上記原
料ガスのエピタキシャル成長室への導入割合を制御する
ことにより、上記本発明の緩衝層を有する半導体層を製
造することができる。
本発明の半導体素子に設ける緩衝層の形成において、例
えば一般式、Ｉ ｎｘＧａ、−ｘＡｓ （０＜ ｘ ＜
１）で示される組成の緩衝層として、この各元素（Ｉ
ｎ、 Ｇａ）の組成比Ｘを連続的に変化させることによ
って、格子定数が連続的に変化している緩衝層を形成さ
せることができる。また、例えば−般式ＩｎｘＧａｚ−
ｘＡｓｙＰ ｚ −ｙ （０＜ Ｘ 、 ３’ ＜ １
）で示される組成の緩衝層として、この各元素（Ｉｎ
、Ｇａ、Ａｓ、Ｐ）の組成比Ｘとｙとを連続的に変化さ
せることによって、格子定数が連続的に変化している本
発明の緩衝層を形成させることができる。
えば一般式、Ｉ ｎｘＧａ、−ｘＡｓ （０＜ ｘ ＜
１）で示される組成の緩衝層として、この各元素（Ｉ
ｎ、 Ｇａ）の組成比Ｘを連続的に変化させることによ
って、格子定数が連続的に変化している緩衝層を形成さ
せることができる。また、例えば−般式ＩｎｘＧａｚ−
ｘＡｓｙＰ ｚ −ｙ （０＜ Ｘ 、 ３’ ＜ １
）で示される組成の緩衝層として、この各元素（Ｉｎ
、Ｇａ、Ａｓ、Ｐ）の組成比Ｘとｙとを連続的に変化さ
せることによって、格子定数が連続的に変化している本
発明の緩衝層を形成させることができる。
以下に本発明の一実施例を挙げ、図面に基づいて、さら
に詳細に説明する。
に詳細に説明する。
（実施例 １）
第１図は本実施例において作製した半導体デバイスの断
面構造を示す模式図であって、半絶縁性のＩｎＰ基板１
上に、Ｊ ｎＸＧ ａｌ−、Ａ ｓの組成比Ｘを徐々に
変化させて最上層部でＧａＡｓの格子定数とほぼ等しく
なるような組成に形成した緩ｔｒ層２を設け、この緩衝
層２上に、はぼ１．５−の膜厚に、ＧａＡｓエピタキシ
ャル成長層３を形成させている。
面構造を示す模式図であって、半絶縁性のＩｎＰ基板１
上に、Ｊ ｎＸＧ ａｌ−、Ａ ｓの組成比Ｘを徐々に
変化させて最上層部でＧａＡｓの格子定数とほぼ等しく
なるような組成に形成した緩ｔｒ層２を設け、この緩衝
層２上に、はぼ１．５−の膜厚に、ＧａＡｓエピタキシ
ャル成長層３を形成させている。
ここで、Ｉ ｎＸ Ｇ ａｌ−Ｘ Ａ ｓは０．１気圧
のＭＯＶＰＥ（有機金属化学気相成長）法により形成し
た。形成条件は、初め、ＩｎＰと格子整合の Ｉ ｎ、、、、 Ｇａ、、４７Ａｓを形成させるために
、トリメチ、ルインジウムへの水素（キャリヤガス）の
バブリングを１２０ｃｃ／分、またトリメチルガルラム
への水素のバブリングを６ｃｃ／分、アルシンの流量を
３０ｃｃ ７分とした。その後、トリメチルインジウム
への水素のバブリングを１２０ｃｃ／分から連続的に減
少させ、またトリメチルガリウムへの水素のバブリング
を、６ｃｃ／分から連続的に増加させ、またアルシンの
流量は３０ｃｃ／分と一定にして行った。エピタキシャ
ル成長時間は６０分であり、成長終了時においては、ト
リメチルインジウムへの水素のバブリングはＯｃｃ／分
、トリメチルガリウムへの水素のバブリングは、１２ｃ
ｃ ７分、アルシンの流量は３０ｃｃ／分とし、ＧａＡ
ｓ層をエピタキシャル成長させるための条件に合わせた
。緩衝層２を形成する前にはＩｎＰ基板１をトリクレン
、アセトン、メタノール中（いずれも超音波中で１０分
間）で順次洗浄し、充分に清浄した後、３Ｈ，ＳＯ２：
１Ｈ２０□：ＩＨ，Ｏの割合の温度が６０〜７０℃の溶
液中で１分間処理し、さらに、水洗、メタノール処理、
ブロムメタノール処理（１分間）、メタノール処理を施
し、水洗、乾燥処理を行って半導体素子を作製した。
のＭＯＶＰＥ（有機金属化学気相成長）法により形成し
た。形成条件は、初め、ＩｎＰと格子整合の Ｉ ｎ、、、、 Ｇａ、、４７Ａｓを形成させるために
、トリメチ、ルインジウムへの水素（キャリヤガス）の
バブリングを１２０ｃｃ／分、またトリメチルガルラム
への水素のバブリングを６ｃｃ／分、アルシンの流量を
３０ｃｃ ７分とした。その後、トリメチルインジウム
への水素のバブリングを１２０ｃｃ／分から連続的に減
少させ、またトリメチルガリウムへの水素のバブリング
を、６ｃｃ／分から連続的に増加させ、またアルシンの
流量は３０ｃｃ／分と一定にして行った。エピタキシャ
ル成長時間は６０分であり、成長終了時においては、ト
リメチルインジウムへの水素のバブリングはＯｃｃ／分
、トリメチルガリウムへの水素のバブリングは、１２ｃ
ｃ ７分、アルシンの流量は３０ｃｃ／分とし、ＧａＡ
ｓ層をエピタキシャル成長させるための条件に合わせた
。緩衝層２を形成する前にはＩｎＰ基板１をトリクレン
、アセトン、メタノール中（いずれも超音波中で１０分
間）で順次洗浄し、充分に清浄した後、３Ｈ，ＳＯ２：
１Ｈ２０□：ＩＨ，Ｏの割合の温度が６０〜７０℃の溶
液中で１分間処理し、さらに、水洗、メタノール処理、
ブロムメタノール処理（１分間）、メタノール処理を施
し、水洗、乾燥処理を行って半導体素子を作製した。
（実施例 ２）
実施例１と同様にして、第１図に示す構造の半導体素子
を作製した。図に示すごとく、半絶縁性ＩｎＰ基板１上
に、Ｉ ｎｙ Ｇ ａｌ −ｘ Ａ Ｓｙ Ｐ ｔ−ｙ
の組成比Ｘおよびｙを徐々に変化させて形成した緩衝層
２を設け、その上におよそ１．５ｐ厚さのＧａＡｓエピ
タキシャル成長層３を形成させた。本実施例におけるＩ
ｎｘＧａ、−ｘＡｓｙＰ ｘ−ｙよりなる緩衝層２は
０．１気圧におけるＭＯＶＰＥ法により形成させた。形
成条件として、初めにＩｎＰを形成させるため、トリメ
チルインジウムへの水素のバブリングを１２０ｃｃ ７
分、ホスフィンの流量を６０ｃｃ ７分となし、その後
トリメチルインジウムへの水素のバブリングを１２０ｃ
ｃ ７分から連続的に減少させると共に、ホスフィンの
流量も６０ｃｃ／分から連続的に減少させ、またトリメ
チルガリウムへの水素のバブリングを、Ｏｃｃ／分から
連続的に増加させると同時に、アルシンの流量をＯｃｃ
／分から連続的に増加させながらエピタキシャル成長を
行った。成長時間は６０分とし、成長終了時においては
、トリメチルインジウムへの水素のバブリングはＯｃｃ
／分、ホスフィンの流量はＯｃｃ／分、またトリメチル
ガリウムへの水素のバブリングは、１２ｃｃ ７分、ア
ルシンの流量は３０ｃｃ／分と、ＧａＡｓ層をエピタキ
シャル成長させるための条件となるように、それぞれの
原料ガスの流量調節を行った。なお、緩衝層２を形成す
る前にはＩｎＰ基板１に対して実施例１と同様の処理を
施した。
を作製した。図に示すごとく、半絶縁性ＩｎＰ基板１上
に、Ｉ ｎｙ Ｇ ａｌ −ｘ Ａ Ｓｙ Ｐ ｔ−ｙ
の組成比Ｘおよびｙを徐々に変化させて形成した緩衝層
２を設け、その上におよそ１．５ｐ厚さのＧａＡｓエピ
タキシャル成長層３を形成させた。本実施例におけるＩ
ｎｘＧａ、−ｘＡｓｙＰ ｘ−ｙよりなる緩衝層２は
０．１気圧におけるＭＯＶＰＥ法により形成させた。形
成条件として、初めにＩｎＰを形成させるため、トリメ
チルインジウムへの水素のバブリングを１２０ｃｃ ７
分、ホスフィンの流量を６０ｃｃ ７分となし、その後
トリメチルインジウムへの水素のバブリングを１２０ｃ
ｃ ７分から連続的に減少させると共に、ホスフィンの
流量も６０ｃｃ／分から連続的に減少させ、またトリメ
チルガリウムへの水素のバブリングを、Ｏｃｃ／分から
連続的に増加させると同時に、アルシンの流量をＯｃｃ
／分から連続的に増加させながらエピタキシャル成長を
行った。成長時間は６０分とし、成長終了時においては
、トリメチルインジウムへの水素のバブリングはＯｃｃ
／分、ホスフィンの流量はＯｃｃ／分、またトリメチル
ガリウムへの水素のバブリングは、１２ｃｃ ７分、ア
ルシンの流量は３０ｃｃ／分と、ＧａＡｓ層をエピタキ
シャル成長させるための条件となるように、それぞれの
原料ガスの流量調節を行った。なお、緩衝層２を形成す
る前にはＩｎＰ基板１に対して実施例１と同様の処理を
施した。
以上の実施例１および２において形成した緩衝層２の元
素分析の結果から算出した格子定数、およびＩｎＰ基板
とＧａＡｓエピタキシャル成長層の格子定数の関係を第
２図に示す。図において、緩衝層内の格子定数は、Ｉｎ
Ｐ基板の格子定数と同じ値である５、８７人からＧａＡ
ｓエピタキシャル成長層の格子定数と同じ値である５、
６５人へと連続的に変化している。
素分析の結果から算出した格子定数、およびＩｎＰ基板
とＧａＡｓエピタキシャル成長層の格子定数の関係を第
２図に示す。図において、緩衝層内の格子定数は、Ｉｎ
Ｐ基板の格子定数と同じ値である５、８７人からＧａＡ
ｓエピタキシャル成長層の格子定数と同じ値である５、
６５人へと連続的に変化している。
そして、上記の実施例１および２の手順で作製したＧａ
Ａｓエピタキシャル成長層に、Ｓｉイオンを真空度ＩＰ
’ Ｔｏｒｒの雰囲気中で、電圧８０ｋｅＶ、１０１７
２のイオン密度で、１分間イオン打込みを行い、さらに
８００℃程度の活性化アニールを行ってｎ型の導電層を
形成した。これらを、 Ｈａｌｌ測定による移動度を調
べた結果、緩衝層を設けない直接成長の場合が２１００
ＱＪ ／ Ｖ ／ ｓであるのに対し、本実施例におい
ては、およそ４０００ＣＩＪ ／ Ｖ ／ ｓに向上さ
せることができた。引き続いて、ＧａＡｓエピタキシャ
ル成長層３の層上の一部に、ＡｕＧｅ （９０ｎｍ）
Ｎｉ （１０ｎｍ） Ｔｉ （ｉｏｏｎｍ） Ａｕ （
ｌｏｏｔ＋ｍ）のオーミック電極層を蒸着し、４００℃
で加熱し、さらにＧａＡｓエピタキシャル成長Ｎ３の層
上のオーミック電極層以外の部分の一部に、 Ｔｉ （
７０止） Ｐｔ（１００ｎｍ） Ａｕ （１５０ｒｖ＋
）のショットキー電極層を蒸着させて、ショットキーダ
イオードを形成し、漏れ電流を測定したが実施例１およ
び２の両者とも、直接成長の場合のおよそ１０分の１に
減少した。
Ａｓエピタキシャル成長層に、Ｓｉイオンを真空度ＩＰ
’ Ｔｏｒｒの雰囲気中で、電圧８０ｋｅＶ、１０１７
２のイオン密度で、１分間イオン打込みを行い、さらに
８００℃程度の活性化アニールを行ってｎ型の導電層を
形成した。これらを、 Ｈａｌｌ測定による移動度を調
べた結果、緩衝層を設けない直接成長の場合が２１００
ＱＪ ／ Ｖ ／ ｓであるのに対し、本実施例におい
ては、およそ４０００ＣＩＪ ／ Ｖ ／ ｓに向上さ
せることができた。引き続いて、ＧａＡｓエピタキシャ
ル成長層３の層上の一部に、ＡｕＧｅ （９０ｎｍ）
Ｎｉ （１０ｎｍ） Ｔｉ （ｉｏｏｎｍ） Ａｕ （
ｌｏｏｔ＋ｍ）のオーミック電極層を蒸着し、４００℃
で加熱し、さらにＧａＡｓエピタキシャル成長Ｎ３の層
上のオーミック電極層以外の部分の一部に、 Ｔｉ （
７０止） Ｐｔ（１００ｎｍ） Ａｕ （１５０ｒｖ＋
）のショットキー電極層を蒸着させて、ショットキーダ
イオードを形成し、漏れ電流を測定したが実施例１およ
び２の両者とも、直接成長の場合のおよそ１０分の１に
減少した。
これは格子不整合による転位の伝搬を緩衝層で食い止め
ることができ、高品質のＧ ａ Ａ ｓエピタキシャル
成長層３を形成することができたためであると考えられ
る。
ることができ、高品質のＧ ａ Ａ ｓエピタキシャル
成長層３を形成することができたためであると考えられ
る。
以上、本発明の実施例においては、ＩｎｘＧａニー８Ａ
ｓあるいはＩ ｎＸＧ ａｌ−ｘ Ａ ｌｉｙ Ｐ 、
−ｙの格子定数が第２図に示すような直線的な変化をす
る場合について示したが、連続的かつ単調な変化であれ
ば同様な効果が得られる。また、結晶成長法としてＭＯ
ＶＰＥ法について実施例を示したが、ＭＢＥ （分子線
エピタキシャル成長）法、ＬＰＥ （液相エピタキシャ
ル成長）法、ＭＯＭＢＥ （有機金属分子線エピタキシ
ャル成長）法等によっても同様な効果が得られる。Ｉｎ
Ｐ基板上に成長させる半導体材料としてはＧａＡｓだけ
でなく、ＡＱＧａＡｓ等のＧａＡｓに格子整合しやすい
層を形成する場合にもＩ ｎＸ Ｇ ａ、 −Ｘ Ａ
ｓあるいはＩ ｎｘ Ｇ ａｌ −ｘ Ａ Ｓｙ Ｐ
ｚ−ｙの組成比Ｘ、あるいはＸとｙとを徐々に変化させ
て形成した緩衝層は有効である。また、本実施例におい
ては導電層の形成をイオン打込みによったが、ドープト
・エビの方法、拡散の方法などへも適用可能であり、さ
らにｐ型の導電層の場合にも適用可能である。
ｓあるいはＩ ｎＸＧ ａｌ−ｘ Ａ ｌｉｙ Ｐ 、
−ｙの格子定数が第２図に示すような直線的な変化をす
る場合について示したが、連続的かつ単調な変化であれ
ば同様な効果が得られる。また、結晶成長法としてＭＯ
ＶＰＥ法について実施例を示したが、ＭＢＥ （分子線
エピタキシャル成長）法、ＬＰＥ （液相エピタキシャ
ル成長）法、ＭＯＭＢＥ （有機金属分子線エピタキシ
ャル成長）法等によっても同様な効果が得られる。Ｉｎ
Ｐ基板上に成長させる半導体材料としてはＧａＡｓだけ
でなく、ＡＱＧａＡｓ等のＧａＡｓに格子整合しやすい
層を形成する場合にもＩ ｎＸ Ｇ ａ、 −Ｘ Ａ
ｓあるいはＩ ｎｘ Ｇ ａｌ −ｘ Ａ Ｓｙ Ｐ
ｚ−ｙの組成比Ｘ、あるいはＸとｙとを徐々に変化させ
て形成した緩衝層は有効である。また、本実施例におい
ては導電層の形成をイオン打込みによったが、ドープト
・エビの方法、拡散の方法などへも適用可能であり、さ
らにｐ型の導電層の場合にも適用可能である。
〔発明の効果〕
以上詳細に説明したごとく、本発明の半導体素子におい
ては、格子定数がＩｎＰ系基板の値に等しい値からＧ
ａ Ａ ｓ系半導体の値に等しい値へと連続的に変化し
ている緩衝層を設けることにより。
ては、格子定数がＩｎＰ系基板の値に等しい値からＧ
ａ Ａ ｓ系半導体の値に等しい値へと連続的に変化し
ている緩衝層を設けることにより。
ＩｎＰ系基板上に転位密度の極めて少ない高品質のＧａ
Ａｓ系のデバイス構成用の半導体を成長させることがで
きるため、ＧａＡｓ系の高性能な半導体デバイスを、簡
便な方法で実現することができるという利点がある。
Ａｓ系のデバイス構成用の半導体を成長させることがで
きるため、ＧａＡｓ系の高性能な半導体デバイスを、簡
便な方法で実現することができるという利点がある。
第１図は本発明の実施例において例示した半導体素子の
構成を示す模式図、第２図は本発明の実施例において作
製した半導体素子における緩衝層の格子定数の変化を示
すグラフである。 １・・・ＩｎＰ基板 ２・・・緩衝層（Ｉ ｎＸ Ｇ ａ、 −ｘ Ａ ｓ、
Ｉ ｎｘＧａｌ−ｘＡｓｙＰニー２など） ・・ＧａＡｓエピタキシャル成長層
構成を示す模式図、第２図は本発明の実施例において作
製した半導体素子における緩衝層の格子定数の変化を示
すグラフである。 １・・・ＩｎＰ基板 ２・・・緩衝層（Ｉ ｎＸ Ｇ ａ、 −ｘ Ａ ｓ、
Ｉ ｎｘＧａｌ−ｘＡｓｙＰニー２など） ・・ＧａＡｓエピタキシャル成長層
Claims (1)
- 【特許請求の範囲】 １、ＩｎＰ系の半導体基板上に、緩衝層を介してＧａＡ
ｓ系のデバイス構成用の半導体層を有する半導体素子に
おいて、上記緩衝層の組成を、上記ＩｎＰ系の半導体基
板に接する最下層部においては、上記ＩｎＰ系の半導体
基板の格子定数とほぼ等しくなる組成の緩衝層となし、
かつ上記緩衝層の組成をその厚さ方向に連続的に変化さ
せて、上記ＧａＡｓ系のデバイス構成用の半導体層と接
する最上層部においては、上記ＧａＡｓ系のデバイス構
成用の半導体層の格子定数とほぼ等しくなる組成の緩衝
層を設けたことを特徴とする半導体素子。 ２、ＩｎＰ系の半導体基板上に形成させる緩衝層の厚さ
方向の組成が、上記基板の格子定数とほぼ等しくなる組
成から、緩衝層の上部に形成させるＧａＡｓ系のデバイ
ス構成用の半導体層の格子定数とほぼ等しくなる組成の
緩衝層を設けた半導体素子の製造方法であって、上記緩
衝層を形成させるＩｎＰ系半導体基板を、エピタキシャ
ル成長室内に保持し、上記緩衝層の構成元素であり、か
つＩｎＰ系の半導体基板およびＧａＡｓ系のデバイス構
成用の半導体層の構成元素を含む化合物からなる複数の
原料ガスを用い、まず最初に、緩衝層の上記ＩｎＰ系半
導体基板に接する最下層部の組成が、上記ＩｎＰ系半導
体基板の格子定数とほぼ等しくなる組成の緩衝層が形成
されるように上記原料ガスの導入割合を制御し、ついで
上記原料ガスの導入割合を徐々に変化させながら上記緩
衝層を成長させ、該緩衝層の最上層部の組成が、その上
に成膜するＧａＡｓ系のデバイス構成用の半導体層の格
子定数とほぼ等しくなるように、上記原料ガスのエピタ
キシャル成長室への導入割合を制御することにより、上
記緩衝層を形成させることを特徴とする半導体素子の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1017549A JPH02199875A (ja) | 1989-01-30 | 1989-01-30 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1017549A JPH02199875A (ja) | 1989-01-30 | 1989-01-30 | 半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02199875A true JPH02199875A (ja) | 1990-08-08 |
Family
ID=11946997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1017549A Pending JPH02199875A (ja) | 1989-01-30 | 1989-01-30 | 半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02199875A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5302847A (en) * | 1992-03-27 | 1994-04-12 | Bell Communications Research, Inc. | Semiconductor heterostructure having a capping layer preventing deleterious effects of As-P exchange |
| US5856685A (en) * | 1995-02-22 | 1999-01-05 | Nec Corporation | Heterojunction field effect transistor |
| JP2015109482A (ja) * | 2015-03-09 | 2015-06-11 | 株式会社東芝 | 半導体発光装置およびその製造方法 |
| JP2017157865A (ja) * | 2017-06-07 | 2017-09-07 | 株式会社東芝 | 半導体発光装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50118976A (ja) * | 1974-03-01 | 1975-09-18 | ||
| JPS5587423A (en) * | 1978-12-26 | 1980-07-02 | Fujitsu Ltd | Semiconductor device |
| JPS63177487A (ja) * | 1987-01-16 | 1988-07-21 | Furukawa Electric Co Ltd:The | 半導体素子 |
-
1989
- 1989-01-30 JP JP1017549A patent/JPH02199875A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50118976A (ja) * | 1974-03-01 | 1975-09-18 | ||
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|---|---|---|---|---|
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| US5856685A (en) * | 1995-02-22 | 1999-01-05 | Nec Corporation | Heterojunction field effect transistor |
| JP2015109482A (ja) * | 2015-03-09 | 2015-06-11 | 株式会社東芝 | 半導体発光装置およびその製造方法 |
| JP2017157865A (ja) * | 2017-06-07 | 2017-09-07 | 株式会社東芝 | 半導体発光装置およびその製造方法 |
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