JPH02185123A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
- Publication number
- JPH02185123A JPH02185123A JP610189A JP610189A JPH02185123A JP H02185123 A JPH02185123 A JP H02185123A JP 610189 A JP610189 A JP 610189A JP 610189 A JP610189 A JP 610189A JP H02185123 A JPH02185123 A JP H02185123A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 31
- 229920006227 ethylene-grafted-maleic anhydride Polymers 0.000 abstract description 25
- 125000003345 AMP group Chemical group 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄ変換回路に関し、特に高速な変換を必要
とし且つＩＣ化に適したＡ／Ｄ変換回路に関する。
とし且つＩＣ化に適したＡ／Ｄ変換回路に関する。
従来、Ａ／Ｄ変換回路としては、並列比較方式と直列比
較方式等があるが、高速変換を実現するためには並列比
較方式が一般に用いられている。
較方式等があるが、高速変換を実現するためには並列比
較方式が一般に用いられている。
第４図はかかる従来の一例を示すＡ／Ｄ変換回路図であ
る。
る。
第４図に示すように、ががるＡ／Ｄ変換回路の並列比較
方式はＶｒｅｆ端子１ｏに接続され各基準電圧を作成す
る２″個の抵抗８と、アナログ入力端子１からのアナロ
グ信号と前記各基準電圧とを比較する２″個の比較ＡＭ
Ｐ４及び各比較ＡＭＰ４の出力をエンコードするエンコ
ーダ１１とにより構成され、アナログ入力端子１がらの
アナログ信号をＡ／Ｄ出力端子２Ａ〜２Ｎのｎビットの
デジタル信号に変換している。
方式はＶｒｅｆ端子１ｏに接続され各基準電圧を作成す
る２″個の抵抗８と、アナログ入力端子１からのアナロ
グ信号と前記各基準電圧とを比較する２″個の比較ＡＭ
Ｐ４及び各比較ＡＭＰ４の出力をエンコードするエンコ
ーダ１１とにより構成され、アナログ入力端子１がらの
アナログ信号をＡ／Ｄ出力端子２Ａ〜２Ｎのｎビットの
デジタル信号に変換している。
上述した従来のＡ／Ｄ変換回路は、デジタル信号のビッ
ト数（ｎ＞に応じた２°個のリファレンス電圧発生用抵
抗と比較ＡＭＰとを必要とするため、ビット数が多くな
ると級数的に回路規模が大きくなるとともに、高速変換
およびＩＣ化にも適しなくなるという欠点がある。
ト数（ｎ＞に応じた２°個のリファレンス電圧発生用抵
抗と比較ＡＭＰとを必要とするため、ビット数が多くな
ると級数的に回路規模が大きくなるとともに、高速変換
およびＩＣ化にも適しなくなるという欠点がある。
本発明の目的は、かかる回路規模を小型化し高速変換や
ＩＣ化に適したＡ／Ｄ変換回路を提供することにある。
ＩＣ化に適したＡ／Ｄ変換回路を提供することにある。
本発明のＡ／Ｄ変換回路は、一方の入力をアナログ入力
端子に接続し且つ出力を変換出力端子に接続した変換ビ
ット数（ｎ）と同数の比較ＡＭＰと、前記比較ＡＭＰの
他方の入力に接続され且つ前記比較ＡＭＰの第ｉビット
目（ｉ＝１〜ｎ）は１７２′の重みを有する別々の基準
電源と、前記１〜ｉビット目の比較ＡＭＰの判定結果に
より全ての下位ビットに１／２〜１ ／ ２ ’−’の
重みを有する基準電源の供給の有無を制御するスイッチ
とを含み、前記１／２ｉの重みを有する基準電源および
前記スイッチを通して供給される上位ビットの基準電源
を加算することにより、前記比較ＡＭＰ出力をＡ／Ｄ変
換出力とするように構成される。
端子に接続し且つ出力を変換出力端子に接続した変換ビ
ット数（ｎ）と同数の比較ＡＭＰと、前記比較ＡＭＰの
他方の入力に接続され且つ前記比較ＡＭＰの第ｉビット
目（ｉ＝１〜ｎ）は１７２′の重みを有する別々の基準
電源と、前記１〜ｉビット目の比較ＡＭＰの判定結果に
より全ての下位ビットに１／２〜１ ／ ２ ’−’の
重みを有する基準電源の供給の有無を制御するスイッチ
とを含み、前記１／２ｉの重みを有する基準電源および
前記スイッチを通して供給される上位ビットの基準電源
を加算することにより、前記比較ＡＭＰ出力をＡ／Ｄ変
換出力とするように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示すビット出力構成の
Ａ／Ｄ変換回路図である。
Ａ／Ｄ変換回路図である。
第１図に示すように、本実施例は一方の入力がアナログ
信号入力端子（Ｖｉｎ）１に接続され且つその出力がＡ
／Ｄ変換出力端子２Ａ〜２Ｃに接続された比較ＡＭＰ４
Ａ〜４Ｃと、これら比較ＡＭＰ４Ａ〜４Ｃの他方の入力
に直接および電圧加算器６Ａ、６Ｂを介して接続され且
つ順次１／２づつ小さくされた電圧■。／２．Ｖｏ／４
Ｖ ｏ ／ ８を供給する基準電圧源３Ａ〜３Ｃと、比
較ＡＭＰ４Ａ、４Ｂの出力でオン・オフを制御され且つ
基準電源３Ａ、３Ｂの出力を前述した加算器６Ａあるい
は６Ｂに加算するためのスイッチ５Ａ〜５Ｃとを有して
いる。すなわちこのＡ／Ｄ変換回路において、アナログ
入力信号Ｖｉｎは３ビット分の比較ＡＭＰ４Ａ〜４Ｃに
入力され、−方各ビットに応じた基準電圧源３Ａ、３Ｂ
は比較ＡＭＰ４Ａ、４Ｂの出力２Ａ、２Ｂによって制御
されるスイッチ５Ａ〜５Ｃと電圧加算器６Ａ。
信号入力端子（Ｖｉｎ）１に接続され且つその出力がＡ
／Ｄ変換出力端子２Ａ〜２Ｃに接続された比較ＡＭＰ４
Ａ〜４Ｃと、これら比較ＡＭＰ４Ａ〜４Ｃの他方の入力
に直接および電圧加算器６Ａ、６Ｂを介して接続され且
つ順次１／２づつ小さくされた電圧■。／２．Ｖｏ／４
Ｖ ｏ ／ ８を供給する基準電圧源３Ａ〜３Ｃと、比
較ＡＭＰ４Ａ、４Ｂの出力でオン・オフを制御され且つ
基準電源３Ａ、３Ｂの出力を前述した加算器６Ａあるい
は６Ｂに加算するためのスイッチ５Ａ〜５Ｃとを有して
いる。すなわちこのＡ／Ｄ変換回路において、アナログ
入力信号Ｖｉｎは３ビット分の比較ＡＭＰ４Ａ〜４Ｃに
入力され、−方各ビットに応じた基準電圧源３Ａ、３Ｂ
は比較ＡＭＰ４Ａ、４Ｂの出力２Ａ、２Ｂによって制御
されるスイッチ５Ａ〜５Ｃと電圧加算器６Ａ。
６Ｂにより上位ビットの情報が加算される。これにより
、それぞれリファレンス信号７Ａ、７Ｂ。
、それぞれリファレンス信号７Ａ、７Ｂ。
７Ｃとして比較ＡＭＰ４Ａ〜４Ｃに入力される。
このように、本実施例では比１１９ＡＭＰ４Ａ、４Ｂの
比較結果によりすべての下位ビットにＶｏ／２〜Ｖ ｏ
／ ４の重みを有する基準電源３Ａ、３Ｂの供給の有
無を制御することにより、比較入力電圧に応じて各ビッ
トの比較ＡＭＰ４Ａ〜４Ｃのリファレンス電圧を変化さ
せることができる。
比較結果によりすべての下位ビットにＶｏ／２〜Ｖ ｏ
／ ４の重みを有する基準電源３Ａ、３Ｂの供給の有
無を制御することにより、比較入力電圧に応じて各ビッ
トの比較ＡＭＰ４Ａ〜４Ｃのリファレンス電圧を変化さ
せることができる。
第２図（ａ）、（ｂ）はそれぞれ第１図における入力信
号が低いときおよび高いときの各ビットの基準電圧特性
図である。
号が低いときおよび高いときの各ビットの基準電圧特性
図である。
第２図（ａ）、（ｂ）に示すように、これらは縦軸に電
圧を、横軸に第１図で示すところの各ビットに対応した
リファレンス電圧７Ａ〜７Ｃをそれぞれ示し、入力端子
１からのアナログ信号Ｖｔｎの変化によるリファレンス
電圧７Ａ〜７Ｃ第３図は本発明の第二の実施例を示す３
ビット楕成のＡ／Ｄ変換回路図である。
圧を、横軸に第１図で示すところの各ビットに対応した
リファレンス電圧７Ａ〜７Ｃをそれぞれ示し、入力端子
１からのアナログ信号Ｖｔｎの変化によるリファレンス
電圧７Ａ〜７Ｃ第３図は本発明の第二の実施例を示す３
ビット楕成のＡ／Ｄ変換回路図である。
第３図に示すように、本実施例は前述した第一の実施例
における基準電圧源３Ａ〜３Ｃを抵抗８Ａ〜８Ｃと基準
電流源９Ａ〜９Ｃとで置き替えたものである。すなわち
、抵抗８Ａ〜８Ｃと基準電流源９Ａ〜９Ｃにより電圧発
生することを利用してリファレンス電圧７Ａ〜７Ｃをつ
くっている。このように、電圧源を電流源におきかえる
ことにより、第１図に示す電圧加算器６Ａ、６Ｂは不要
となっている。尚、本実施例の回路動作としては、前述
した第一の実施例と同様である。
における基準電圧源３Ａ〜３Ｃを抵抗８Ａ〜８Ｃと基準
電流源９Ａ〜９Ｃとで置き替えたものである。すなわち
、抵抗８Ａ〜８Ｃと基準電流源９Ａ〜９Ｃにより電圧発
生することを利用してリファレンス電圧７Ａ〜７Ｃをつ
くっている。このように、電圧源を電流源におきかえる
ことにより、第１図に示す電圧加算器６Ａ、６Ｂは不要
となっている。尚、本実施例の回路動作としては、前述
した第一の実施例と同様である。
従って、本実施例は、電圧源を電流源にしたことで電圧
加算器を不要にするとともに、前述した第一の実施例よ
りも一層回路規模を小さくできるという利点がある。
加算器を不要にするとともに、前述した第一の実施例よ
りも一層回路規模を小さくできるという利点がある。
要するに、上述した二つの実施例においては、比較ＡＭ
Ｐの入力電圧に応じて各ビットの比較ＡＭＰのリファレ
ンス電圧を変化させる回路を追加することにより、回路
規模を非常に小さくすることができる。
Ｐの入力電圧に応じて各ビットの比較ＡＭＰのリファレ
ンス電圧を変化させる回路を追加することにより、回路
規模を非常に小さくすることができる。
以上説明したように、本発明のＡ／Ｄ変換回路は上位ビ
ットの情報を下位ビットの比較ＡＭＰのリファレンス電
圧に用いることにより、入力電圧を同時に並列比較する
ＡＭＰの数をＡ／Ｄ変換ビットの数だけに削減でき、ま
た各比較ＡＭＰに供給する基準電圧源あるいは基準電流
源の数もＡ／Ｄ変換ビット数に削減できるという効果が
ある。更に本発明は比較ＡＭＰの出力を直接デジタル変
換信号として使用することができるので、回路規模をＩ
Ｃ化に適するほどに小型化し高速化できるという効果が
ある。
ットの情報を下位ビットの比較ＡＭＰのリファレンス電
圧に用いることにより、入力電圧を同時に並列比較する
ＡＭＰの数をＡ／Ｄ変換ビットの数だけに削減でき、ま
た各比較ＡＭＰに供給する基準電圧源あるいは基準電流
源の数もＡ／Ｄ変換ビット数に削減できるという効果が
ある。更に本発明は比較ＡＭＰの出力を直接デジタル変
換信号として使用することができるので、回路規模をＩ
Ｃ化に適するほどに小型化し高速化できるという効果が
ある。
第１図は本発明の第一の実施例を示す３ビット出力構成
のＡ／Ｄ変換回路図、第２図（ａ）。 （ｂ）はそれぞれ第１図における入力信号が低いときお
よび高いときの各ビットの基準電圧特性図、第３図は本
発明の第二の実施例を示す３ビット出力構成のＡ／Ｄ変
換回路図、第４図は従来の一例を示すＡ／Ｄ変換回路図
である。 １・・・アナログ入力端子（Ｖｉｎ）、２Ａ〜２Ｃ・・
・Ａ／Ｄ出力端子、３Ａ〜３Ｃ・・・基準電圧源、４Ａ
〜４Ｃ・・・比較ＡＭＰ、５Ａ〜５Ｃ・・・スイッチ、
６Ａ、６Ｂ・・・電圧加算器、７ａ〜７ｃ・・・リファ
レンス電圧、８Ａ〜８Ｃ・・・抵抗、９Ａ〜９Ｃ・・・
電流源、１０・・・Ｖｒｅｆ端子。
のＡ／Ｄ変換回路図、第２図（ａ）。 （ｂ）はそれぞれ第１図における入力信号が低いときお
よび高いときの各ビットの基準電圧特性図、第３図は本
発明の第二の実施例を示す３ビット出力構成のＡ／Ｄ変
換回路図、第４図は従来の一例を示すＡ／Ｄ変換回路図
である。 １・・・アナログ入力端子（Ｖｉｎ）、２Ａ〜２Ｃ・・
・Ａ／Ｄ出力端子、３Ａ〜３Ｃ・・・基準電圧源、４Ａ
〜４Ｃ・・・比較ＡＭＰ、５Ａ〜５Ｃ・・・スイッチ、
６Ａ、６Ｂ・・・電圧加算器、７ａ〜７ｃ・・・リファ
レンス電圧、８Ａ〜８Ｃ・・・抵抗、９Ａ〜９Ｃ・・・
電流源、１０・・・Ｖｒｅｆ端子。
Claims (1)
- 一方の入力をアナログ入力端子に接続し且つ出力を変換
出力端子に接続した変換ビット数（ｎ）と同数の比較Ａ
ＭＰと、前記比較ＡＭＰの他方の入力に接続され且つ前
記比較ＡＭＰの第ｉビット目（ｉ＝１〜ｎ）は１／２＾
ｉの重みを有する別々の基準電源と、前記１〜ｉビット
目の比較ＡＭＰの判定結果により全ての下位ビットに１
／２〜１／２＾ｉ＾−＾１の重みを有する基準電源の供
給の有無を制御するスイッチとを含み、前記１／２＾ｉ
の重みを有する基準電源および前記スイッチを通して供
給される上位ビットの基準電源を加算することにより、
前記比較ＡＭＰ出力をＡ／Ｄ変換出力とすることを特徴
とするＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP610189A JPH02185123A (ja) | 1989-01-12 | 1989-01-12 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP610189A JPH02185123A (ja) | 1989-01-12 | 1989-01-12 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02185123A true JPH02185123A (ja) | 1990-07-19 |
Family
ID=11629111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP610189A Pending JPH02185123A (ja) | 1989-01-12 | 1989-01-12 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02185123A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3022711A1 (fr) * | 2014-06-23 | 2015-12-25 | Centre Nat Rech Scient | Dispositif de conversion d'un signal analogique en un signal numerique |
-
1989
- 1989-01-12 JP JP610189A patent/JPH02185123A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3022711A1 (fr) * | 2014-06-23 | 2015-12-25 | Centre Nat Rech Scient | Dispositif de conversion d'un signal analogique en un signal numerique |
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