JPH02178865A - Ｉｐｌプログラム破壊防止回路 - Google Patents
Ｉｐｌプログラム破壊防止回路Info
- Publication number
- JPH02178865A JPH02178865A JP33197588A JP33197588A JPH02178865A JP H02178865 A JPH02178865 A JP H02178865A JP 33197588 A JP33197588 A JP 33197588A JP 33197588 A JP33197588 A JP 33197588A JP H02178865 A JPH02178865 A JP H02178865A
- Authority
- JP
- Japan
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- program
- ipl
- ram
- control circuit
- program area
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- Pending
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- 230000006378 damage Effects 0.000 title description 2
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract description 13
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
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- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩ Ｐ Ｌ （Ｉｎｉｔｉａｌ Ｐｒｏｇｒａ
ｍ Ｌｏａｄ）を行なうＩＰＬ回路に関し、特にＩ Ｐ
Ｌしたプログラムが実行時に破壊されることを防止でき
るＩＰＬプログラム破壊防止回路に関する。
ｍ Ｌｏａｄ）を行なうＩＰＬ回路に関し、特にＩ Ｐ
Ｌしたプログラムが実行時に破壊されることを防止でき
るＩＰＬプログラム破壊防止回路に関する。
ＩＰＬ回路はマイクロプロセッサ内蔵装置に於いてプロ
グラムを入力するために広く用いられている。第６図は
従来のＩＰＬ回路の構成例を示したブロック図であり、
マイクロプロセッサ（ＣＰＵ）１と、マイクロプロセッ
サ１にＩＰＬを行なわせるためのＩＰＬ用プリプログラ
ム納されているＲＯＭ２と、フロッピィディスクインタ
フェース（ＦＤＤ ｌ１０）３と、フロッピィディス
クがセットされるフロッピィディスクドライバ（ＦＤＤ
）４と、ＲＡ Ｍ 、５と、アドレスＡＤＤが出力され
るアドレスバス８と、データＤＡＴＡが転送されるデー
タバス９と、書込信号ＷＲが出力される書込信号線１０
から構成されている。尚、ＲＡＭ５は第７図に示すよう
に、プログラムが格納されるプログラムエリア６と、マ
イクロプロセッサ１がプログラム実行時に使用するワー
クエリア７とから構成されている。
グラムを入力するために広く用いられている。第６図は
従来のＩＰＬ回路の構成例を示したブロック図であり、
マイクロプロセッサ（ＣＰＵ）１と、マイクロプロセッ
サ１にＩＰＬを行なわせるためのＩＰＬ用プリプログラ
ム納されているＲＯＭ２と、フロッピィディスクインタ
フェース（ＦＤＤ ｌ１０）３と、フロッピィディス
クがセットされるフロッピィディスクドライバ（ＦＤＤ
）４と、ＲＡ Ｍ 、５と、アドレスＡＤＤが出力され
るアドレスバス８と、データＤＡＴＡが転送されるデー
タバス９と、書込信号ＷＲが出力される書込信号線１０
から構成されている。尚、ＲＡＭ５は第７図に示すよう
に、プログラムが格納されるプログラムエリア６と、マ
イクロプロセッサ１がプログラム実行時に使用するワー
クエリア７とから構成されている。
マイクロプロセッサ１は電源オン、リセソＩ・等による
ＩＰＬ要求があった場合、ＲＯＭ２に格納されているＩ
ＰＬ用プリプログラムって、フロソピイディスクドライ
ハ４にセントされているフロッピィディスクからプログ
ラムをフロッピィディスクインタフェース３を介してＲ
ＡＭ５のプログラムエリア６ヘロードする。そして、プ
ログラムのロードが終了すると、マイクロプロセッサ１
はＲＡＭ５のプログラムエリア６に格納したプログラム
を実行する。その際、マイクロプロセッサ１はプログラ
ムエリア６に対しては読込処理のみを行ない、ワークエ
リア７に対しては読込処理及び書込処理を行なう。
ＩＰＬ要求があった場合、ＲＯＭ２に格納されているＩ
ＰＬ用プリプログラムって、フロソピイディスクドライ
ハ４にセントされているフロッピィディスクからプログ
ラムをフロッピィディスクインタフェース３を介してＲ
ＡＭ５のプログラムエリア６ヘロードする。そして、プ
ログラムのロードが終了すると、マイクロプロセッサ１
はＲＡＭ５のプログラムエリア６に格納したプログラム
を実行する。その際、マイクロプロセッサ１はプログラ
ムエリア６に対しては読込処理のみを行ない、ワークエ
リア７に対しては読込処理及び書込処理を行なう。
上述したように、プログラムの実行時には、プログラム
エリア６に対しては読込処理のみを行ない、ワークエリ
ア７に対しては読込処理及び書込処理を行なうようにし
ているが、プログラムエリア６は書込可能であるため、
プログラムミスや雑音、電圧降下環の外部的要因等によ
りマイクロプロセッサ１が誤動作した場合、プログラム
エリア６に対して書込処理が行なわれ、プログラム破壊
が生じてしまう可能性がある。
エリア６に対しては読込処理のみを行ない、ワークエリ
ア７に対しては読込処理及び書込処理を行なうようにし
ているが、プログラムエリア６は書込可能であるため、
プログラムミスや雑音、電圧降下環の外部的要因等によ
りマイクロプロセッサ１が誤動作した場合、プログラム
エリア６に対して書込処理が行なわれ、プログラム破壊
が生じてしまう可能性がある。
本発明の目的はＩＰＬしたプログラムがその実行時に破
壊されることを防止することにある。
壊されることを防止することにある。
本発明は上記目的を達成するため、
外部記憶装置に格納されているプログラムをＲＡＭのプ
ログラムエリアにロードするＩＰＬ回路に於いて、 ＩＰＬ用プリプログラム納されたＲＯＭと、前記ＲＡＭ
のプログラムエリアに対する書込みを禁止或いは許可す
るＩＰＬ制御回路と、ＩＰＬ要求に応答して前記ＲＯＭ
に格納されているＩＰＬ用プリプログラムって前記ＩＰ
Ｌ制御回路に前記ＲＡＭのプログラムエリアに対する書
込を許可させる書込許可指示を与えた後、前記外部記憶
装置に格納されている前記プログラムを前記ＲＡＭにロ
ードし、前記プログラムのロード終了に応答して前記Ｉ
ＰＬ制御回路に前記プログラムエリアに対する書込を禁
止させる書込禁止指示を与えるマイクロプロセッサとを
設けたものである。
ログラムエリアにロードするＩＰＬ回路に於いて、 ＩＰＬ用プリプログラム納されたＲＯＭと、前記ＲＡＭ
のプログラムエリアに対する書込みを禁止或いは許可す
るＩＰＬ制御回路と、ＩＰＬ要求に応答して前記ＲＯＭ
に格納されているＩＰＬ用プリプログラムって前記ＩＰ
Ｌ制御回路に前記ＲＡＭのプログラムエリアに対する書
込を許可させる書込許可指示を与えた後、前記外部記憶
装置に格納されている前記プログラムを前記ＲＡＭにロ
ードし、前記プログラムのロード終了に応答して前記Ｉ
ＰＬ制御回路に前記プログラムエリアに対する書込を禁
止させる書込禁止指示を与えるマイクロプロセッサとを
設けたものである。
マイクロプロセッサはＩＰＬ要求に応答してＲＯＭに格
納されているＩＰＬ用プリプログラムった処理を開始し
、先ず、ＩＰＬ制御回路にＲＡＭのプログラムエリアに
対する書込みを許可させる書込許可指示を与え、その後
、外部記憶装置に格納されているプログラムをＲＡＭの
プログラムエリアにロードする。そして、プログラムの
ロードが終了すると、マイクロプロセッサはＩＰＬ制御
回路にプログラムエリアへの書込みを禁止させることを
指示する書込禁止指示を与える。
納されているＩＰＬ用プリプログラムった処理を開始し
、先ず、ＩＰＬ制御回路にＲＡＭのプログラムエリアに
対する書込みを許可させる書込許可指示を与え、その後
、外部記憶装置に格納されているプログラムをＲＡＭの
プログラムエリアにロードする。そして、プログラムの
ロードが終了すると、マイクロプロセッサはＩＰＬ制御
回路にプログラムエリアへの書込みを禁止させることを
指示する書込禁止指示を与える。
第１図は本発明の実施例のブロック図であり、第６図に
示した従来例と異なる点はアドレスバス８に出力される
アドレスＡＤＤ及び書込信号線１０に出力される書込信
号ＷＲを入力とし、書込信号ＷＲと同様の働きをするＩ
ＰＬ書込信号１７をＲＡＭ５に加えるＩＰＬ制御回路１
１を設けた点である。尚、第１図に於いて第６図と同一
符号は同一部分を表している。また、ＲＡＭ５には２０
００番地から３ＦＦＦ番地までのアドレスが与えられ、
プログラムエリア６には２０００番地から２ＦＦＦ番地
までのアドレスが、ワークエリア７には３０００番地か
ら３ＦＦＦ番地までのアドレスが与えられているとする
。
示した従来例と異なる点はアドレスバス８に出力される
アドレスＡＤＤ及び書込信号線１０に出力される書込信
号ＷＲを入力とし、書込信号ＷＲと同様の働きをするＩ
ＰＬ書込信号１７をＲＡＭ５に加えるＩＰＬ制御回路１
１を設けた点である。尚、第１図に於いて第６図と同一
符号は同一部分を表している。また、ＲＡＭ５には２０
００番地から３ＦＦＦ番地までのアドレスが与えられ、
プログラムエリア６には２０００番地から２ＦＦＦ番地
までのアドレスが、ワークエリア７には３０００番地か
ら３ＦＦＦ番地までのアドレスが与えられているとする
。
第２図はＩＰＬ制御回路１１の構成例を示したブロック
図であり、アドレスバス８にＦＦＦ１番地が出力され、
且つ書込信号線１０上の書込信号ＷＲがハイレベル”Ｈ
″となることにより、即ち、マイクロプロセッサ１がＦ
ＦＦ １番地に対する書込処理を行なうことにより、Ｉ
ＰＬ実行信号１５を出力し、アドレスバス８にＦＦＦＯ
番地が出力され、且つ、書込信号線１０上の書込信号Ｗ
Ｒが“Ｈ”となることにより、即ち、マイクロプロセッ
サ１がＦＦＦＯ番地に対する書込処理を行なうことによ
りＩＰＬ終了信号１６を出力し、アドレスバス８にワー
クエリア７に与えられている３０００番地から３ＦＦＦ
番地までのアドレスが出力されることにより、ワークエ
リア信号１８を出力するＩＰＬ制御用インタフェース１
２と、ＩＰＬ実行信号１５が“Ｈ”となることによりセ
ットされ、ＩＰＬ終了信号１６が“Ｈ”となることによ
りリセットされるフリップフロップ（ＦＦ）１３と、フ
リップフロップ１３の出力信号とワークエリア信号１８
との論理和をとり、ＩＰＬ制御信号１４を出力するオア
ゲートＯＲと、書込信号線１０上に出力される書込信号
ＷＲとＩＰＬ制御信号１４との論理積をとり、ＩＰＬ書
込信号１７を出力するアンドゲートＡＮＤとから構成さ
れている。
図であり、アドレスバス８にＦＦＦ１番地が出力され、
且つ書込信号線１０上の書込信号ＷＲがハイレベル”Ｈ
″となることにより、即ち、マイクロプロセッサ１がＦ
ＦＦ １番地に対する書込処理を行なうことにより、Ｉ
ＰＬ実行信号１５を出力し、アドレスバス８にＦＦＦＯ
番地が出力され、且つ、書込信号線１０上の書込信号Ｗ
Ｒが“Ｈ”となることにより、即ち、マイクロプロセッ
サ１がＦＦＦＯ番地に対する書込処理を行なうことによ
りＩＰＬ終了信号１６を出力し、アドレスバス８にワー
クエリア７に与えられている３０００番地から３ＦＦＦ
番地までのアドレスが出力されることにより、ワークエ
リア信号１８を出力するＩＰＬ制御用インタフェース１
２と、ＩＰＬ実行信号１５が“Ｈ”となることによりセ
ットされ、ＩＰＬ終了信号１６が“Ｈ”となることによ
りリセットされるフリップフロップ（ＦＦ）１３と、フ
リップフロップ１３の出力信号とワークエリア信号１８
との論理和をとり、ＩＰＬ制御信号１４を出力するオア
ゲートＯＲと、書込信号線１０上に出力される書込信号
ＷＲとＩＰＬ制御信号１４との論理積をとり、ＩＰＬ書
込信号１７を出力するアンドゲートＡＮＤとから構成さ
れている。
第３図は第１図中のＩＰＬ制御回路１１を第２図のブロ
ック図で置換え、ＩＰＬ制御回路１１内の各部と第１図
に示した各部との接続関係を明確にしたブロック図であ
る。尚、第３図に於いて第１図及び第２図と同一符号は
同一部分を表している。
ック図で置換え、ＩＰＬ制御回路１１内の各部と第１図
に示した各部との接続関係を明確にしたブロック図であ
る。尚、第３図に於いて第１図及び第２図と同一符号は
同一部分を表している。
第４図はマイクロプロセッサ１の処理例を示す流れ図、
第５図はＩＰＬ制御回路１１のタイムチャートであり、
以下各図を参照して本実施例の動作を説明する。
第５図はＩＰＬ制御回路１１のタイムチャートであり、
以下各図を参照して本実施例の動作を説明する。
マイクロプロセッサ１は電源オン、リセット等によるＩ
ＰＬ要求があった場合、ＲＯＭ２に格納されているＩＰ
Ｌ用プリプログラムって、第４図に示すように、先ず、
アドレスバス８にＦＦＦ １番地を出力する処理及び書
込信号線１０に出力する書込信号ＷＲを“Ｈ”とする処
理、即ち、ＦＦＦ１番地に対する書込処理を行なう （
ステップＳ１）。アドレスバス８にＦ Ｆ Ｆ、１番地
が出力され、書込信号ＷＲが“Ｈ”となると、ＩＰＬ制
御用インタフェース１２は第５図の期間Ｔ１に示すよう
に、ＩＰＬ実行信号１５を”Ｈ”とする。これにより、
フリップフロップ１３がセントされてその出力信号がＨ
”となり、アンドゲートＡＮＤがオン状態となる。従っ
て、マイクロプロセッサ１から出力される書込信号ＷＲ
とＩＰＬＩＩ＋御回路１１から出力されるＩＰＬ書込信
号１７とが同一になるので、ＲＡＭ５への書込みが可能
となる。
ＰＬ要求があった場合、ＲＯＭ２に格納されているＩＰ
Ｌ用プリプログラムって、第４図に示すように、先ず、
アドレスバス８にＦＦＦ １番地を出力する処理及び書
込信号線１０に出力する書込信号ＷＲを“Ｈ”とする処
理、即ち、ＦＦＦ１番地に対する書込処理を行なう （
ステップＳ１）。アドレスバス８にＦ Ｆ Ｆ、１番地
が出力され、書込信号ＷＲが“Ｈ”となると、ＩＰＬ制
御用インタフェース１２は第５図の期間Ｔ１に示すよう
に、ＩＰＬ実行信号１５を”Ｈ”とする。これにより、
フリップフロップ１３がセントされてその出力信号がＨ
”となり、アンドゲートＡＮＤがオン状態となる。従っ
て、マイクロプロセッサ１から出力される書込信号ＷＲ
とＩＰＬＩＩ＋御回路１１から出力されるＩＰＬ書込信
号１７とが同一になるので、ＲＡＭ５への書込みが可能
となる。
次に、マイクロプロセッサ１はフロッピィディスクドラ
イバ４にセットされているフロッピィディスクからプロ
グラムを読込み、読込んだプログラムをＲＡＭ５のプロ
グラムエリア６に書込むという処理をプログラムエリア
６に格納すべきプログラムを全てプログラムエリアに格
納するまで行なう （ステップＳ２〜Ｓ４）。この時、
オアゲー）ＯＲから出力されるＩＰＬ制御信号１４は第
５図の期間Ｔ２に示すように“′Ｈ”となっており、ア
ンドゲートＡＮＤがオンとなっているので、■ＰＬ制御
回路１１がＲＡＭ５へ出力するＩＰＬ書込信号１７は書
込信号ＷＲと同一信号になり、ＲＡＭ５のプログラムエ
リア６への書込みが可能となる。即ち、ＩＰＬ要求が発
生してから実際にＩＰＬが行なわれるまでの期間（Ｔ１
）及びＩＰＬ時（Ｔ２）に於いてはＲＡＭ５のプログラ
ムエリア６への書込みが常に可能となる。
イバ４にセットされているフロッピィディスクからプロ
グラムを読込み、読込んだプログラムをＲＡＭ５のプロ
グラムエリア６に書込むという処理をプログラムエリア
６に格納すべきプログラムを全てプログラムエリアに格
納するまで行なう （ステップＳ２〜Ｓ４）。この時、
オアゲー）ＯＲから出力されるＩＰＬ制御信号１４は第
５図の期間Ｔ２に示すように“′Ｈ”となっており、ア
ンドゲートＡＮＤがオンとなっているので、■ＰＬ制御
回路１１がＲＡＭ５へ出力するＩＰＬ書込信号１７は書
込信号ＷＲと同一信号になり、ＲＡＭ５のプログラムエ
リア６への書込みが可能となる。即ち、ＩＰＬ要求が発
生してから実際にＩＰＬが行なわれるまでの期間（Ｔ１
）及びＩＰＬ時（Ｔ２）に於いてはＲＡＭ５のプログラ
ムエリア６への書込みが常に可能となる。
ＩＰＬが終了すると、マイクロプロセッサ１はアドレス
バス８にＦＦＦＯ番地を出力する処理及び書込信号線１
０に出力する書込信号ＷＲを“Ｈ”にする処理、即ち、
ＦＦＦＯ番地に対する書込処理を行ない（ステップＳ５
）、その後、プログラムエリア６に格納したプログラム
を実行する （ステップＳ６）。アドレスバス８にＦＦ
ＦＯ番地が出力され、書込信号ＷＲが“Ｈ”となると、
ＩＰＬ制御用インタフェース１２は第５図の期間Ｔ３に
示すように、ＩＰＬ終了信号１６をＨ”とする。これに
より、フリップフロップ１３がリセットされ、オアゲー
ＦＯＲから出力されるＩＰＬ制御信号１４がローレベル
″Ｌ”となるので、アンドゲートＡＮＤはオフ状態にな
る。従って、ＩＰＬが終了した後、マイクロプロセッサ
１が誤ってアドレスバス８にＲＡＭ５のプログラムエリ
ア６のアドレスを出力し、書込信号ＷＲを“Ｈ”にして
書込処理を行なおうとしても、ＲＡＭ５に加えられるＩ
ＰＬ書込信号１７は“Ｌ”のままであるので、プログラ
ムエリア６の内容が書替えられることはない。
バス８にＦＦＦＯ番地を出力する処理及び書込信号線１
０に出力する書込信号ＷＲを“Ｈ”にする処理、即ち、
ＦＦＦＯ番地に対する書込処理を行ない（ステップＳ５
）、その後、プログラムエリア６に格納したプログラム
を実行する （ステップＳ６）。アドレスバス８にＦＦ
ＦＯ番地が出力され、書込信号ＷＲが“Ｈ”となると、
ＩＰＬ制御用インタフェース１２は第５図の期間Ｔ３に
示すように、ＩＰＬ終了信号１６をＨ”とする。これに
より、フリップフロップ１３がリセットされ、オアゲー
ＦＯＲから出力されるＩＰＬ制御信号１４がローレベル
″Ｌ”となるので、アンドゲートＡＮＤはオフ状態にな
る。従って、ＩＰＬが終了した後、マイクロプロセッサ
１が誤ってアドレスバス８にＲＡＭ５のプログラムエリ
ア６のアドレスを出力し、書込信号ＷＲを“Ｈ”にして
書込処理を行なおうとしても、ＲＡＭ５に加えられるＩ
ＰＬ書込信号１７は“Ｌ”のままであるので、プログラ
ムエリア６の内容が書替えられることはない。
また、プログラム実行時にマイクロプロセッサ１がＲＡ
Ｍ５のワークエリア７に与えられているアドレス（３０
００番地〜３ＦＦＦ番地）をアドレスバス８に出力した
場合は、第５図の期間Ｔ４に示すように、ＩＰＬ制御用
インタフェース１２から出力されるワークエリア信号１
８が“Ｈ”となり、アンドゲートＡＮＤがオン状態にな
るので、ｘｐＬｔ＃ＪＪ回路１１がＲＡＭ５に出力する
ＩＰＬ実行信号１５とマイクロプロセッサ１が出力する
書込信号ＷＲとが同一になり、Ｒ’ＡＭ５のワークエリ
ア７への書込みは常に可能となる。
Ｍ５のワークエリア７に与えられているアドレス（３０
００番地〜３ＦＦＦ番地）をアドレスバス８に出力した
場合は、第５図の期間Ｔ４に示すように、ＩＰＬ制御用
インタフェース１２から出力されるワークエリア信号１
８が“Ｈ”となり、アンドゲートＡＮＤがオン状態にな
るので、ｘｐＬｔ＃ＪＪ回路１１がＲＡＭ５に出力する
ＩＰＬ実行信号１５とマイクロプロセッサ１が出力する
書込信号ＷＲとが同一になり、Ｒ’ＡＭ５のワークエリ
ア７への書込みは常に可能となる。
以上説明したように、本発明は、プログラムがロードさ
れるＲＡＭのプログラムエリアに対する書込みを許可或
いは禁止するＩＰＬ制御回路を設け、ＩＰＬ要求があっ
てからプログラムのロードが終了するまでの間のみ、プ
ログラムエリアへの書込みを許可するようにしているの
で、プログラムの実行時にプログラムミスや電圧降下環
の外部目 的要因によりマイクロプロセッサが誤動作し、プログラ
ムエリアに対する書込処理が行なわれた場合でも、プロ
グラムエリアの内容は書替えられず、プログラムの破壊
を防止できる効果がある。
れるＲＡＭのプログラムエリアに対する書込みを許可或
いは禁止するＩＰＬ制御回路を設け、ＩＰＬ要求があっ
てからプログラムのロードが終了するまでの間のみ、プ
ログラムエリアへの書込みを許可するようにしているの
で、プログラムの実行時にプログラムミスや電圧降下環
の外部目 的要因によりマイクロプロセッサが誤動作し、プログラ
ムエリアに対する書込処理が行なわれた場合でも、プロ
グラムエリアの内容は書替えられず、プログラムの破壊
を防止できる効果がある。
第１図は本発明の実施例のブロック図、第２図はＩＰＬ
制御回路の構成例を示すブロック図、 第３図は第１図中のＩＰＬ制御回路を第２図のブロック
図で置換えた本実施例のブロック図、第４図はマイクロ
プロセッサの処理例を示す流れ図、 第５図はＩＰＬ制御回路のタイムチャート、第６図は従
来例のブロック図及び、 第７図はＲＡＭの構成例を示す図である。 図に於いて、１・・・マイクロプロセッサ、２・・・Ｒ
ＯＭ１３・・・フロッピィディスクインタフェース、４
・・・フロッピィディスクドライバ、５・・・ＲＡＭ。 ６・・・プログラムエリア、７・・・ワークエリア、８
・・・アドレスバス、９・・・データバス、１０・・・
書込信号線、１１・・・ＩＰＬ制御回路、１２・・・Ｉ
ＰＬ制御用インタフェース、１３・・・フリップフロッ
プ、１４・・・ＩＰＬ制御信号、１５・・・ＩＰＬ実行
信号、１６・・・ＩＰＬ終了信号、１７・・・ＴＰＬ書
込信号、１８・・・ワークエリア信号、ＡＮＤ・・・ア
ンドゲート、ＯＲ・・・オアゲート。
制御回路の構成例を示すブロック図、 第３図は第１図中のＩＰＬ制御回路を第２図のブロック
図で置換えた本実施例のブロック図、第４図はマイクロ
プロセッサの処理例を示す流れ図、 第５図はＩＰＬ制御回路のタイムチャート、第６図は従
来例のブロック図及び、 第７図はＲＡＭの構成例を示す図である。 図に於いて、１・・・マイクロプロセッサ、２・・・Ｒ
ＯＭ１３・・・フロッピィディスクインタフェース、４
・・・フロッピィディスクドライバ、５・・・ＲＡＭ。 ６・・・プログラムエリア、７・・・ワークエリア、８
・・・アドレスバス、９・・・データバス、１０・・・
書込信号線、１１・・・ＩＰＬ制御回路、１２・・・Ｉ
ＰＬ制御用インタフェース、１３・・・フリップフロッ
プ、１４・・・ＩＰＬ制御信号、１５・・・ＩＰＬ実行
信号、１６・・・ＩＰＬ終了信号、１７・・・ＴＰＬ書
込信号、１８・・・ワークエリア信号、ＡＮＤ・・・ア
ンドゲート、ＯＲ・・・オアゲート。
Claims (1)
- 【特許請求の範囲】 外部記憶装置に格納されているプログラムをＲＡＭのプ
ログラムエリアにロードするＩＰＬ回路に於いて、 ＩＰＬ用プログラムが格納されたＲＯＭと、前記ＲＡＭ
のプログラムエリアに対する書込みを禁止或いは許可す
るＩＰＬ制御回路と、 ＩＰＬ要求に応答して前記ＲＯＭに格納されているＩＰ
Ｌ用プログラムに従って前記ＩＰＬ制御回路に前記ＲＡ
Ｍのプログラムエリアに対する書込を許可させる書込許
可指示を与えた後、前記外部記憶装置に格納されている
前記プログラムを前記ＲＡＭにロードし、前記プログラ
ムのロード終了に応答して前記ＩＰＬ制御回路に前記プ
ログラムエリアに対する書込を禁止させる書込禁止指示
を与えるマイクロプロセッサとを含むことを特徴とする
ＩＰＬプログラム破壊防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33197588A JPH02178865A (ja) | 1988-12-29 | 1988-12-29 | Ｉｐｌプログラム破壊防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33197588A JPH02178865A (ja) | 1988-12-29 | 1988-12-29 | Ｉｐｌプログラム破壊防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02178865A true JPH02178865A (ja) | 1990-07-11 |
Family
ID=18249742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33197588A Pending JPH02178865A (ja) | 1988-12-29 | 1988-12-29 | Ｉｐｌプログラム破壊防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02178865A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2422695A (en) * | 2005-01-27 | 2006-08-02 | Toshiba Kk | Protecting an area of memory against rewriting |
-
1988
- 1988-12-29 JP JP33197588A patent/JPH02178865A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2422695A (en) * | 2005-01-27 | 2006-08-02 | Toshiba Kk | Protecting an area of memory against rewriting |
| GB2422695B (en) * | 2005-01-27 | 2007-04-18 | Toshiba Kk | Control apparatus for protecting an area of memory against rewriting |
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