JPH0217868B2

JPH0217868B2 -

Info

Publication number: JPH0217868B2
Application number: JP60074726A
Authority: JP
Inventors: Katsunori Tanaka; Keiichi Kaneko; Kenichi Kuroiwa; Toshimitsu Minemura; Yasufumi Katsura
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-04-09
Filing date: 1985-04-09
Publication date: 1990-04-23
Also published as: JPS61233492A

Description

【発明の詳細な説明】〔発明の概要〕本発明はＮ個の磁気バブルメモリを１つの共通
回路で制御する制御回路を構成するもので、例え
ば、前記Ｎ個の磁気バブルメモリからのＮビツト
パラレル情報をＮビツトのシリアルパケツトに変
換し、連続するパケツトの各ビツトと欠陥ループ
情報を格納する共通RAMの各１ビツトワードと
を対応付け、RAMの読み出しデータの論理に従
つて前記各Ｎビツトシリアルパケツトの内容のう
ち欠陥マイナーループからのビツトを無効にする
制御手段をもつことを特徴とする。この場合、特
定な磁気バブルメモリに関する欠陥ループ情報は
RAM内ではＮビツト間隔で格納されるので、Ｎ
ビツトの間隔でもRAMを読み書きできるような
制御手段も設けられるようにした。

〔産業上の利用分野〕

本発明は磁気バブル記憶装置に係り、特に、磁
気バブルメモリとのインターフエイス部にシリア
ル・パラレル変換回路を設けることにより、一つ
の制御部で複数の磁気バブルメモリを同時に制御
できる磁気バブル記憶装置に関する。

磁気バブルメモリは膜面に垂直な方向に磁区を
形成する薄膜に垂直方向にバイアス磁界を与える
と磁気バブルという円筒磁区が出現し、この磁気
バブルの有無を“１”と“０”に対応させて記憶
する回路である。磁気バブルメモリチツプは第２
図に示すように、記憶領域としての複数、例え
ば、584本のマイナーループ２６とこれにトラン
スフアーゲート２１を介して接続した読み書き用
のメジヤーループ２２から構成され、各磁気バブ
ルは各マイナーループ２６上の１点a_iに生成され
ており、バブルメモリ内のデータはマイナールー
プ２０内の一行a₀〜a_o-1のデータを１つのページ
として記憶される。各マイナーループ１３上に
は、例えば、2053個の磁気バブルを形成するの
で、1Mチツプでは１ページを512ビツトとして、
１チツプあたり2048ページとしてページ単位でデ
ータを扱うことになる。膜面にＸ線Ｙ線を走らせ
この線に互いに90゜位相が異なる三角波電流を流
すことにより、面上に水平な方向に回転磁界が発
生し、この回転磁界により、一行中のバブルa₀〜
a_o-1はすべて同時に上の行b₀〜b_o-1にそれぞれシ
フト移動する。回転磁界によつてアクセスされた
一行分のバブルはスワツプゲート２１の位置まで
転送され、これを介してメジヤーループ２２上へ
トランスアウトされる。メジヤーループ２２へ転
移されたバブルはその上を続けて巡回することに
なる。データ読み出し時にはレプリケートゲート
２３で２つのバブルに分割され、１つはメジヤー
ループ２２上をそのまま転送され、もう１つのバ
ブルは検出器（図示せず）まで送られ電気信号と
して出力されて消滅する。一方、データ書込み時
には発生消去器２４で古いバブルを消去し新しい
バブルを発生するようにしている。読み出し時に
メジヤーループ２２上に残したバブルや書込み時
に発生したバブルはメジヤーループ２２上を巡回
し、再びスワツプゲート２１位置に到達し、マイ
ナーループ２６へトランスインされ再書込み又は
新規に書込みが実行される。このような磁気バブ
ルメモリはMOSメモリやCCDと比較して情報が
不揮発性であり、マスク枚数が少ないので低価格
であり、機械的な動作もないので、計算機システ
ムの中でページイングデイバイスとして注目され
ている。しかし、チツプ製造上マイナーループ２
６に欠陥が生じるものがあり、マイナーループ２
６のうち欠陥のないループのみを使用するよう
に、使用可能または使用不可能なループの識別情
報、すなわち欠陥ループ情報を記憶する専用のブ
ートループ２５がある。このブートループ上の欠
陥ループ情報はマイナーループと独立して読み出
すことが可能でメモリ外部に設置される制御部内
のランダムアクセスメモリ（RAM）に一度書き
込まれ、そのRAMを読み出すことによつて外部
に通知される。

〔従来の技術〕

従来、この種の磁気バブル記憶装置は第３図に
示すように構成されていた。すなわち、第３図ａ
に示すように、シリアル駆動の場合は磁気バブル
メモリ２０と外部装置３１間に１つの制御部３２
が存在し、第３図ｂに示すように、パラレル駆動
の場合はＮ個の磁気バブルメモリ３０―０〜３０
―Ｎ―１のそれぞれに対応してＮ個の制御部３２
―０〜３２―Ｎ―１が存在していた。各制御部３
２―０〜３２―Ｎ―１はすべて同一構造であり、
シリアル・パラレル変換器３３、データマルチプ
レクサ３４，３６，３７、フオーマツタ３５、及
びRAM３８とそれに接続したアドレスカウンタ
３９から構成されている。欠陥ループ情報の
RAM３８の書き込みデータマルチプレクサ３６
と３７を介して行われ、RAM３９からの欠陥ル
ープ情報はマルチプレクサ３７と３４を介してシ
リアル・パラレル変換回路３３に入力し、シリア
ルからパラレルに変換されて外部装置３１に転送
される。磁気バブル装置３０の正常なマイナール
ープの情報に関しては、フオーマツタ３５を介し
て外部装置３１とバブルメモリ３０間で伝達さ
れ、このとき、RAM３８からのデータが１のと
きに対応するタイムスロツトにおいてはバブルメ
モリ３０に対して正常なマイナーループからの読
み出し或いは正常なマイナーループへの書き込み
を実行し、RAM３８からのデータが０のときに
対応するタイムスロツトにおいては、バブルメモ
リ３０は欠陥マイナーループであることを意味す
るので、バブルメモリ３０への読み出し及び書き
込みをマスクするようにフオーマツタ３５にて制
御する。しかし、このような結果の磁気バブル記
憶装置においては、第３図ｃに示すように、パラ
レル駆動する場合には、各磁気バブルメモリ３０
―０〜３０―Ｎ―１のそれぞれに制御部３２―１
〜３２―Ｎが対応し、各メモリの欠陥ループ情報
を対応する制御部内のRAMに格納して制御を実
行していたので、制御部の規模が大きくなるとい
う欠点があつた。

〔問題を解決するための手段〕

本発明の目的は、このような従来の欠点を除去
し、磁気バブルメモリとのインターフエイス部に
シリアル・パラレル変換回路を設けることによ
り、パラレル駆動に対しても、一つの制御部で複
数の磁気バブルメモリを同時に制御するようにし
た磁気バブル記憶装置を提供することにある。

〔作用〕

Ｍ個の磁気バブルメモリとＮビツトパラレルで
入出力動作を実行しＮビツトのシリアルデータに
変換するビツトシリアル変換回路と前記Ｎビツト
シリアルデータの同期クロツクと欠陥ループ情報
を格納する共通RAMのアドレスの更新アドレス
用の基本クロツクを同じにしRAMから読み出さ
れた内容が論理０のときにはそのアドレスに対応
するクロツク周期においては前記シリアルデータ
の対応するクロツク周期のビツトをラツチしない
ようにして欠陥マイナーループ情報を無効にして
いる。また、特定な磁気バブルメモリに関する欠
陥情報はRAM内ではＭビツト間隔で格納される
ので、Ｍビツト間隔でもRAMを読み書きできる
ように前記基本クロツクから適当な４周期に１回
だけパルスとなるクロツクを生成できるようにし
ている。

〔実施例〕

次に本発明の実施例について図面を参照しなが
ら説明する。

第１図は本発明の磁気バブル記憶装置の制御部
のブロツク図である。制御部１０はＮ個の磁気バ
ブルメモリ１１―０から１１―Ｎ―１までのすべ
てに接続し、外部装置１２とＮ個の各メモリとの
情報伝達の制御を１つの回路で実行する。各バブ
ルメモリの正常なマイナーループ上への情報の書
き込み時にはシリアル・パラレル変換回路１３、
データマルチプレクサ１４、フオーマツタ１５、
データマルチプレクサ１６及び本発明の特徴とし
て挿入されたシリアル・パラレル変換回路１７を
介して、外部装置１２に伝達され、外部装置１２
への情報の読み出しは逆のルートで各バブルメモ
リの正常なマイナーループから読み出される。こ
こで、シリアル・パラレル変換回路１７はＮ個の
磁気バブルメモリとはＮビツトパラレルで入出力
の動作を実行し、データマルチプレクサ１６との
間は前記Ｎビツトパラレル情報をシリアルに転送
するようにパケツト化するもので、そのシリアル
転送は常時出力クロツク１９に周期して行われ
る。ここで、伝送路１７０上の各パケツトのｉビ
ツト目は磁気バブルメモリ１１―ｉとの入出力デ
ータであり、ｊ番目のパケツトは各磁気バブルメ
モリのｊ番目のマイナーループとの伝達情報を含
むことになる。

磁気バブルメモリ１１―ｉのｊ番目のパケツト
は各磁気バブルメモリのｊ番目マイナーループが
欠陥であるとき欠陥ループ情報を格納するRAM
１８においてはアドレスカウンタ２１によつて指
定されるアドレス（Nj＋ｉ）からの読み出しデ
ータが“０”となるようにしておけば前記アドレ
スカウンタ１９をカウントアツプさせる常時出力
クロツク１９の対応する（Nj＋ｉ）番目のタイ
ムスロツトは指定された磁気バブルメモリ１１―
ｉのｊ番目の欠陥マイナーループとの情報伝達用
の時間区域であることを意味する。従つてその論
理“０”によつてその欠陥マイナーループとの情
報伝達をマスクするように本発明は常時出力パル
ス１９の遅延化パルスを除去してフオーマツタ１
５とシリアル・パラレル変換回路１３へシフトク
ロツク２０として与え、そのタイムスロツトにお
いてはデータの転送を停止するように制御する。
すなわち、フオーマツタ１５は、基本的にはビツ
トシリアルデータに対するラツチ回路であつて、
シリアル・パラレル変換回路１７間の伝送路１５
０のシリアル情報が欠陥ループからの情報である
ことをRAM１８の内容で検出し、そのときには
常時出力クロツク１９の遅延化パルスを除去して
シフトクロツク２０を作りその欠陥情報をラツチ
しないようにしてフオーマツタ１５における入出
力データ１５１を作るものである。そして、シリ
アル・パラレル変換回路１３においてもシリアル
データのラツチ動作を同じ前記シフトクロツク２
０で行うようにしてフオーマツタ１５内のラツチ
回路と同期を取るようにしている。また、磁気バ
ブルメモリ１１―ｉのｊ番目のマイナーループが
正常であるときは、欠陥ループ情報を格納する
RAM１８においては、アドレスカウンタ２１に
よつて指定される（Nj＋ｉ）からの読み出しデ
ータが“１”となるようにしておけば、常時出力
されるクロツク１９の対応する（Nj＋ｉ）のタ
イムスロツトは、指定された磁気バブルメモリ１
１―ｉのｊ番目のマイナーループが正常で情報伝
達可能な時間区域であることを意味する。従つ
て、その論理“１”によつて、その正常なマイナ
ーループとの情報伝達が実行できるように、本発
明はフオーマツタ１５およびシリアル・パラレル
変換回路１３へシフトクロツク２０としてパルス
を与え、そのタイムスロツトにおいてはデータ転
送を実行するように制御する。このように、
RAM１８は正常マイナーループへのデータの書
き込み及び読み出し時には常時出力されるクロツ
ク１９によつてカウントアツプされるアドレスカ
ウンタ２１によつて１ビツトごと順次欠陥ループ
情報を出力する。

一方、Ｎ個の磁気バブルメモリを１つの制御部
１０で制御できるように、シリアル・パラレル変
換回路１７を挿入している本発明では、すべての
磁気バブルメモリの欠陥ループ情報も１つの共通
なRAM１８に格納するので、RAM１８へ特定
な磁気バブルメモリ１１―ｉの欠陥ループ情報を
外部装置１２の方から書き込む時、あるいは
RAM１８から外部装置１２の方へ前記特定なバ
ブルメモリ１１―ｉの欠陥ループ情報を読み出す
時は、RAM１８のアドレスは（Nj＋ｉ）のｉが
固定されることになり、これはＮビツトおきに間
欠的に選択されてリードライト動作を実行するこ
とを意味する。

例えば、Ｎ＝４の場合、RAM１８に対する磁
気バブルメモリの正常マイナーループとの情報伝
達時におけるアクセスタイミング及び欠陥ループ
情報のRAM１８の外部装置１２とのリード・ラ
イト動作のアクセスタイミングは第４図に示すよ
うになる。

第４図において、RAM１８のアドレスは常時
出力されるクロツク１９によつて０，１，２，
３，…とカウントアツプされ、４個の磁気バブル
メモリ＃０，＃１，＃２，＃３はRAM１８のア
ドレスが更新される各タイムスロツトにおいて、
正常マイナーループと外部とでデータ転送が実行
される。この時、シリアル・パラレル変換回路１
７と４個の磁気バブルメモリとは４ビツトパラレ
ルに転送し、これをシリアルに変換したパケツト
をフアーマツタ１５を介して外部装置１２と情報
伝達するので、データのリードライト時には
RAM１８は格納してある欠陥ループ情報をクロ
ツク１９の各タイムスロツトにおいてアドレスカ
ウンタ１９によつて指定される１ビツトの内容を
順次読み出すことになる。このように、RAMデ
ータは順次読み出されるが、Ｎ＝４の場合には、
０番地から３番地の各内容が第１図のバブルメモ
リ１１―０から１１―３までの各０番目のマイナ
ーループの欠陥情報であり、４番地から７番地の
各内容が第１図のバブルメモリ１１―０から１１
―３までの各１番目のマイナーループの欠陥情報
で、一般に、4j＋ｉ（ｊ＝０，１，２，３，…；
ｉ＝０，１，２，３）の各内容がバブルメモリ１
１―ｉのｊ番目のマイナーループの欠陥情報とな
る。

一方、RAM１８へ特定な磁気バブルメモリ欠
陥情報を外部装置１２の方から書き込んだり
RAM１８の内容を外部装置１２に読み出したり
する場合には、アドレスは間欠的にアクセスする
必要があり、例えば、第０番目の磁気バブルメモ
リ１１―０に関しては、RAM１８の｛０，４，
８，12，…｝の各番地に欠陥ループ情報を書き込
んだりそこから読み出したりすることになる。同
様に、第１番目の磁気バブルメモリ１１―０に関
してはRAM１８の｛１，５，９，13，…｝の各
番地に欠陥ループ情報を書き込んだりそこから読
み出したりすることになり、一般に、Ｎ＝４の場
合で第ｉ（ｉ＝０，１，２，３）番目の磁気バブ
ルメモリ１１―ｉに関してはRAM１８の｛4j＋
ｉ｜ｊ＝０，１，２，３…，；ｉ＝０，１，２，
３｝の各番地に欠陥ループ情報を書き込んだりそ
こから読み出したりすることになる。

次に本発明の磁気バブル記憶装置の制御部１０
の各回路の動作をＮ＝４の場合を例として第５図
のタイミング図を用いてさらに詳細に説明する。
第５図１は、磁気バブルメモリ１１―０，１１―
１，１１―２，１１―３の正常なマイナーループ
と外部装置１２との情報伝達におけるデータのリ
ード・ライト時のタイミングを示している。

RAMアドレスクロツク１９は常時出力された
クロツクパルスであり、RAM１８のアドレスカ
ウンタ２１をカウントアツプさせ、さらにシリア
ル・パラレル変換回路１７のシフト用の基本クロ
ツクである。RAM１８にはすでに前記４つの磁
気バブルメモリの欠陥ループ情報は格納されてい
ると仮定して、RAM出力データ１８０は前記
RAMアドレスクロツク１９の各タイムスロツト
に１ビツトずつ順次に論理１または論理０が読み
出される。第５図１では、タイムスロツト０，
１，２，３，４，５，…にはRAM１８のアドレ
ス０，１，２，３，４，５…からそれぞれ論理
１，０，１，１，０，０，…が読み出されてい
る。RAM出力データ１８０が論理１のときに
は、対応するタイムスロツトは正常マイナールー
プとの情報伝達を意味し、論理０のときには対応
するタイムスロツトは欠陥マイナーループとの情
報伝達を意味する。Ｎ＝４とする場合、RAM１
８の最初の４つの番地｛０，１，２，３｝はそれ
ぞれ、４つの磁気バブルメモリ１１―０，１１―
１，１１―２，１１―３の０番目のマイナールー
プの欠陥ループ情報を格納しているので、今の場
合、０番地は論理１であるが、１番地が論理０と
なつているので、磁気バブルメモリ１１―１の０
番目のマイナーループが欠陥であることを意味し
ている。従つて、RAM１８の１番地の論理０を
使つて、フオーマツタ１５に入力するシフトクロ
ツク２０のタイムスロツト１におけるパルスが除
去されている。このことによつて、フオーマツタ
１５の内部のラツチ回路にはタイムスロツト１の
情報すなわち磁気バブルメモリ１１―１の０番目
の欠陥マイナーループの情報は前記シフトクロツ
ク２０がタイムスロツト１ではパルスがないので
前記ラツチ回路にはラツチされず、従つて、フオ
ーマツタ出力データ１５１は前のタイムスロツト
０の正常な情報すなわち磁気バブルメモリ１１―
０の正常な０番目のマイナーループの情報が保持
された形でタイムスロツト０と１の両方の周期間
にわたつて出力されている。そして、タイムスロ
ツト２，３においてはRAM１８の２番地及び３
番地の内容は論理１であるから、フオーマツタ１
５はバブルメモリ１１―２，１１―３の正常な０
番メモリのマイナーループの情報を出力１５１に
伝達しているが、次のタイム、ロツト４，５にお
いてはRAM１８の４番地と５番地の出力データ
は論理０となつているので、フオーマツタ１５は
前のタイムスロツト３の情報をタイムスロツト
３，４，５にわたつて保持して、フオーマツタ出
力１５１に出力している。このように本発明で
は、外部装置１２との間にあるフオーマツタ１５
の出力１５１には常に正常なマイナーループとの
書き込みあるいは読み出しの情報のみが伝送され
るように制御されることになる。

一方、第５図２は、Ｎ＝４の場合の特定な磁気
バブルメモリ１１―０の各マイナーループの欠陥
の有無の情報である欠陥ループ情報を外部装置１
２の方からRAM１８の間欠アドレス｛０，４，
８，…｝に書き込む場合或いは前記間欠アドレス
に書き込まれたRAM内容を外部装置１２に読み
出す場合のタイミングを示している。特定な磁気
バブルメモリ、例えば、Ｎ＝４の場合の０番目の
磁気バブルメモリ１１―０の欠陥ループ情報を
RAM１８に外部より書き込む場合には、第５図
２に示すように、常時出力のクロツク１９に同期
してカウントアツプされるRAM１８のアドレス
のうちアドレス｛０，４，８，…｝という間欠的
なアドレスを指定して磁気バブルメモリ１１―０
の欠陥ループ情報を書き込むことになる。そのた
めには、RAMアドレスクロツク１９をＮ＝４に
対してはシフトクロツク２０を第５図２の２番目
の波形で示すようにクロツク１９の4j（ｊ＝０，
１，２，…）番目のタイムスロツトでパルスとな
るクロツクとし、これをシリアル・パラレル変換
回路１３へのシフトクロツク２０として与え、そ
してRAM１８の書き込みパルスとして与えシリ
アル伝送路１３１と１４０にこのクロツクの各周
期に磁気バブルメモリ１１―０だけの欠陥ループ
情報を第５図２の４番目の波形で示すように流
す。このようにすればアドレスカウンタ２１が
｛０，４，８，…｝を指定したときに、RAM１
８に外部からの前記欠陥ループ情報をマルチプレ
クサ１４と２２を介して正確に書き込むようにで
きる。また、RAM１８の間欠アドレス｛０，
４，８，…｝に格納された特定の磁気バブルメモ
リ１１―０の欠陥ループ情報のみを外部装置１２
に読み出す場合にも、第５図２のタイミングに従
い、RAM１８はクロツク１９によつてカウント
アツプされるアドレスカウンタ２１によつて指定
される内容が順次読み出されデータマルチプレク
サ２２，１４を介してシリアル・パラレル変換回
路１３に入力されるが、シリアル・パラレル変換
回路１３には第５図２の２番目の波形で示される
クロツク１９の4j（ｊ＝０，１，２，…）番目の
タイムスロツトでパルスとなるシフトクロツク２
０を与えることによつて、出力１３０にはRAM
１８のアドレス｛０，４，８，…｝の内容すなわ
ち磁気バブルメモリ１１―０の欠陥ループ情報の
みを伝送することになる。

同様に、第５図３は、Ｎ＝４の場合の特定な磁
気バブルメモリ１１―１の欠陥ループ情報を外部
装置１２よりRAM１８の間欠アドレス｛１，
５，９，…｝に書き込む場合、あるいは前記間欠
アドレスに書き込まれたRAM内容を外部装置１
２に読み出す場合のタイミングを示している。磁
気バブルメモリ１１―１の欠陥ループ情報を
RAM１８に外部より書き込む場合には、第５図
３に示すように、常時出力クロツク１９に同期し
てカウントアツプされるRAM１８のアドレスの
うちアドレス｛１，５，９…｝という間欠的なア
ドレスを指定して、磁気バブルメモリ１１―１の
欠陥ループ情報を書き込むことになる。そのため
にはRAMアドレスクロツク１９をＮ＝４に対し
てはシフトクロツク２０を第５図３の２番目の波
形で示すようにクロツク１９のｊ＝０，１，２，
…に対して4j＋１番目のタイムスロツトでパルス
となるクロツクとし、これをシリアル・パラレル
変換回路１３へのシフトクロツク２０として与
え、そしてRAM１８の書き込みパルスとして与
え、シリアル伝送路１３１と１４０にこのクロツ
クの各周期に磁気バブルメモリ１１―１だけの欠
陥ループ情報を第５図３の４番目の波形で示すよ
うに流す。このようにすればアドレスカウンタ２
１が｛１，５，９，…｝を指定したときにRAM
１８に外部からの前記欠陥ループ情報をマルチプ
レクサ１４と２２を介して正確に書き込むように
できる。また、RAM１８の間欠アドレス｛１，
５，９，…｝に格納された特定な磁気バブルメモ
リ１１―１の欠陥ループ情報のみを外部装置１２
に読み出す場合にも、第５図３のタイミングに従
い、RAM１８はクロツク１９によつてカウント
アツプされるアドレスカウンタ２１によつて指定
される内容が順次読み出されデータマルチプレク
サ２２，１４を介してシリアル・パラレル変換回
路１３に入力されるが、シリアル・パラレル変換
回路１３には第５図３の２番目の波形で示される
クロツク１９の（4j＋１）番目のタイムスロツト
でパルスとなるシフトクロツク２０を与えること
によつて出力１３０にはRAM１８のアドレス
｛１，５，９，…｝の内容、すなわち磁気バブル
メモリ１１―１の欠陥ループ情報のみを伝送する
ことになる。

次に、前記RAM１８のアドレスカウンタに与
えるクロツク１９に対して、Ｎ＝４の場合に、デ
ータのリードライト時にはRAM１８の読み出し
データによつてパルスの有無が可変となる第５図
１の２番目の波形となり、欠陥ループ情報の
RAMと外部装置間の転送時には前記クロツク１
９の4j，4j＋１，4j＋２，4j＋３番目のタイムス
ロツトにおいてのみそれぞれパルスとなるシフト
クロツク２０を発生させるクロツク生成回路を第
６図を使つて説明する。

第６図のクロツク生成回路において、クロツク
発生回路６０はRAM１８のアドレスカウンタ２
１に与える基本クロツク１９を出力６０１に発生
すると同時に出力６０２，６０３，６０４，６０
５には前記基本クロツク１９の4j，4j＋１，4j＋
２，4j＋３番のタイムスロツトのみにパルスとな
るクロツクをそれぞれ発生する回路である。今、
出力６０２，６０３，６０４，６０５にそれぞれ
発生されるクロツクをそれぞれ4jクロツク，（4j
＋１）クロツク，（4j＋２）クロツク，（4j＋３）
クロツクと呼ぶことにする。このとき、4jクロツ
ク，（4j＋１）クロツク、（4j＋２）クロツク，そ
して（4j＋３）クロツクはNOR回路６１に入力
されると同時に選択回路６２のIN₀，IN₁，IN₂，
IN₃の入力端子に入力されているので選択回路６
２に入力されている２本の制御線６２０と６２１
のデイバイス指定情報が00，10，01及び11に従つ
て出力線６２２にはそれぞれ4jクロツク，（4j＋
１）クロツク，（4j＋２）クロツクそして（4j＋
３）クロツクが出力される。入力線６８０
（ML／）はマイナーループ指定かブートルー
プ指定かを決める制御情報が入力される。例え
ば、ML／BL信号に論理１が入力された場合に
は外部装置１２と４つの磁気バブルメモリ１１―
０，１１―１，１１―２，１１―３との情報伝達
を実行するデータのリードライトモードである。
このときには本発明の磁気バブルメモリ装置の第
１図に示す回路は第７図１に示すように、斜線で
示した回路全部が使用状態となる。このとき、
ANDゲート６６の出力信号６６０はフオーマツ
タ１５に与えるシフトクロツク２０であつて、こ
のクロツク生成回路は第５図１に示すように、
RAM１８の読み出しデータに従つてクロツク１
９の各タイムスロツトにパルスを発生させたりあ
るいは削除するように制御する。すなわち、
ML／＝１のときにはインバータ６８の出力
は論理０であるからORゲート６３の出力線は4j
クロツク，（4j＋１）クロツク，（4j＋２）クロツ
ク及び（4j＋３）クロツクがすべてNORゲート
６１によつて反転された形ですべて出力され、
NANDゲート６４の出力は１となるので、ORゲ
ート６３の出力信号がNANDゲート６５によつ
て反転されて出力される。すなわちML／＝
１のときにはNANDゲート６５の出力はクロツ
ク発生回路６０で発生された4jクロツク，（4j＋
１）クロツク，（4j＋２）クロツクおよび（4j＋
３）クロツクがすべてオア論理の形でANDゲー
ト６６の一方に入力される。またANDゲート６
６の他方の入力線にはORゲート６７の出力が入
力されているが、ML／＝１のときにはORゲ
ート６７の出力にはRAM１８からの読み出しデ
ータ６７０すなわち欠陥ループ情報がクロツク発
生回路６０の出力線６０１に発生されたクロツク
１９によつてカウントアツプされるアドレスカウ
ンタ２１によつて指定されるアドレスの内容とし
て入力される。従つてANDゲート６６の出力６
６０すなわちシフトクロツクは第５図１の２番目
の波形に示すようにRAM１８の読み出しデータ
が論理１のときにはパルスが出るが論理０のとき
にはパルスが削除されたシフトクロツク２０とな
る。

一方、ML／＝０のときは、RAM１８のリ
ードライト動作のモード、すなわち、この場合、
第７図２の斜線部の回路が使用状態となり、
RAM１８へ特定な磁気バブルに関する欠陥ルー
プ情報を外部装置１２の方から書き込むモードあ
るいはRAM１８から特定な磁気バブルに関する
欠陥ループ情報を外部装置１２に読み出すモード
となる。ML／＝０のときには、インバータ
６８の出力は論理１であるからORゲート６３の
出力は強制的に“１”となり従つてNANDゲー
ト６５はNANDゲート６４からのデータを出力
に伝達することになる。インバータ６８の出力が
論理１のときにはNANDゲート６４の出力は選
択回路６２の出力６２２の反転すなわち、4jクロ
ツク、（4j＋１）クロツク、（4j＋２）クロツクあ
るいは（4j＋３）クロツクのうちでデイバイス指
定情報６２０，６２１に従うもののうち反転され
たものが選択されて発生されることになる。そし
て、ORゲート６７の出力はインバータ６８の出
力が論理１であるから強制的に１となつているの
で、ANDゲート６６の出力すなわちシフトクロ
ツク６６０は前記デイバイス指定情報６２０，６
２１によつて選択された4jクロツク、（4j＋１）
クロツク、（4j＋２）クロツク、（4j＋３）クロツ
クのいずれかが発生されることになる。例えば、
デイバイス指定情報６２０，６２１が00のときに
は第５図２の２番目の波形で示される4jクロツク
が発生され、また、デイバイス指定情報６２０，
６２１がそれぞれ１，０のときには第５図３の２
番目の波形で示される。（4j＋１）クロツクが発
生されることになる。

次に本発明に磁気バブル記憶装置の制御部１０
において、Ｎ＝４の場合に関して、４つの磁気バ
ブルメモリ１１―０，１１―１，１１―２，１１
―３のそれぞれの内部にあるブートループ上の情
報を欠陥ループ情報としてRAM１８にコピーし
たり、逆にRAM１８の欠陥ループ情報をブート
ループに書き込む場合について説明する。この場
合、第７図３の斜線部の回路が使用状態となる。
ブートループ上情報をRAM１８にコピーする場
合には磁気バブルメモリ内ではマイナーループと
は独立して読み出すことが可能であるので、４つ
のバブルメモリのブートループ情報をパラレルに
読み出してシリアル・パラレル変換回路１７に入
力しシリアル化してマルチプレクサ１６，２２を
介してRAM１８に入力すればよい。このとき、
RAM１８のアドレスはアドレスカウンタ２１の
常時出力クロツク１９でカウントアツプさせるが
４つのメモリの欠陥ループ情報をコピーする場合
は、RAM１８の書き込みパルスは4j，4j＋１，
4j＋２，4j＋３クロツクのすべてを使用するが、
特定な磁気バブルメモリ１１―ｉのブートループ
情報のみをRAM１８に書き込む場合には、4j，
4j＋１，4j＋２，4j＋３クロツクのいずれか１つ
を使用することになる。また、RAM１８から磁
気バブルメモリ１１―０，１１―１，１１―２，
１１―３の各ブートループへ欠陥ループ情報を転
送する場合は、アドレスカウンタ１９によつて順
次読み出されるRAM情報をシリアル・パラレル
変換回路１７でパラレルデータに変換して、磁気
バブルメモリ１１―ｉに関してはクロツクを書込
みパルスとすればよいことになる。

このように本発明は、Ｎ個の磁気バブルメモリ
とのインターフエイス部にシリアル・パラレル変
換回路１７を設けることにより、一つの制御部１
０で、Ｎ個の磁気バブルメモリを同時に制御する
ことが可能となる。このとき、欠陥ループ情報の
格納用RAM１８には、一つの特定なバブルメモ
リに着目すると、Ｎビツトおきに欠陥ループ情報
がはいるので外部と欠陥ループ情報のやりとりを
行うときには、RAMのアドレスがＮビツトおき
にアクセスされるようにすればよく、デイバイス
毎に欠陥ループ情報のやりとりが出来るようにな
る。すなわちML／＝＝“１”とすると、第７
図１のモードになり、タイミングチヤートは第５
図１のようになり、RAM１８の出力データは毎
ビツトが選択され使われる。一方、ML＝＝
“０”とすると、第７図２のモードすなわち、
RAM１８に外部より欠陥ループ情報を書込む場
合、あるいは外部へ欠陥ループ情報を読み出すモ
ードとなる。このとき、デイバイス指定情報すな
わちSEL1＝SEL2＝“０”とすると、第５図２、
SEL1＝“１”，SEL2＝“０”とすると第５図３の
タイミングチヤートとなる。この時は、RAM入
出力データはＮビツト（例えば４ビツト）おきに
選択され使われる。

〔発明の効果〕

このように、本発明は、Ｎ個の磁気バブルメモ
リとのインターフエイス部に１つのシリアル・パ
ラレル変換回路と１つの共通RAMを設け、前記
RAMに外部より欠陥ループ情報を書込んだり外
部に欠陥ループ情報を読み出したりするときは前
記RAMのワードをＮビツトおきに間欠的に選択
し、外部と磁気バブルメモリ間のデータ転送時に
は前記RAMの読み出しを１ビツト毎に順次選択
することによつて１つの制御部でＮ個の磁気バブ
ルメモリを制御でき制御部のハードウエア量を少
なくできるという効果がある。

【図面の簡単な説明】

第１図は本発明のブロツク図、第２図は磁気バ
ブルメモリチツプの構成図、第３図ａ，ｂは従来
のシリアル駆動を示すブロツク図、第４図は本発
明によるRAMアクセス図、第５図ａはデータの
リード／ライト時のタイミング図、第５図ｂは欠
陥ループ情報のリード／ライト時のタイミング図
（＃０デイバイス）、第５図ｃは欠陥ループ情報の
リード／ライト時のタイミング図（＃１デイバイ
ス）、第６図はクロツク生成回路図、第７図ａは
データのリード／ライトの回路使用状態図、第７
図ｂは欠陥ループ情報の回路使用状態図、第７図
ｃは欠陥ループ情報の回路使用状態図である。１２…外部装置、１３，１７…シリアル・パラ
レル変換回路、１４，１６…データマルチプレク
サ、１５…フオーマツタ、１８…RAM、１９…
RAMアドレスクロツク、２１…アドレスカウン
タ、２２…メジヤーループ、２３…レプリケート
ゲート、２５…プートループ、６０…クロツク、
６３…データリードワード。

Claims

【特許請求の範囲】１マイナーループ群とメジヤーループまたはメ
ジヤーラインを有する複数の磁気バブル記憶素子
と、該複数の記憶素子の欠陥ループ情報の一部また
は全部を一時的に記憶する書替え可能な記憶手段
と、該記憶手段の出力を使つて前記記憶素子の少な
くとも２個を同時に制御できる書き込み読み出し
手段とを有する磁気バブル記憶装置において、同時に制御する前記記憶素子の数をＮとする
と、前記書替え可能な記憶手段に特定な磁気バブ
ル記憶素子に関する欠陥ループ情報を書込む時あ
るいは前記特定な磁気バブル記憶素子に関する欠
陥ループ情報を読み出す時は、前記記憶手段の入
出力データをＮビツトおきに間欠的に有効にする
制御手段を少なくとも有し、少なくとも外部と前記磁気バブル記憶素子間で
データの書込み及び読出しを行う時は、前記書替
え可能な記憶手段の出力データを１ビツトごとに
順次有効にする制御手段とを有することを特徴とする磁気バブル記憶装置。２前記Ｎ個の各磁気バブル記憶素子のそれぞれ
から伝達されるＮビツトデータをＮビツトパラレ
ルラツチしＮビツトのシリアルデータに変換して
出力するあるいは前記Ｎ個の各磁気バブル記憶素
子のそれぞれに入力したＮビツトのシリアルデー
タをＮビツトパラレルに交換して出力する第１の
シリアルパラレル変換回路と、データのリードライト時には前記書替え可能な
記憶手段に格納された欠陥ループ情報を１ビツト
ごと順次読出しその読出された論理に従つて前記
シリアル・パラレル変換回路の前記ビツトシリア
ルデータのうち正常なマイナーループとの伝達用
データである場合はその正常データを有効にし欠
陥マイナーループとの伝達用データである場合に
はその欠陥データを無効にする第１の制御手段
と、前記フオーマツタからの前記正常データをビツ
トシリアルに入力し外部装置にパラレルに変換し
て伝送しあるいは前記外部装置からのデータをパ
ラレルに入力しビツトシリアルデータに変換する
第２のシリアル・パラレル変換回路と、前記第２のシリアル・パラレル変換回路を介し
て前記外部装置から前記書替え可能な記憶手段に
前記欠陥ループ情報を書込む場合あるいは前記書
替え可能な記憶手段から前記欠陥ループ情報を前
記第２のシリアル・パラレル変換回路を介して前
記外部装置に読み出す場合には指定された特定な
１つの磁気バブル記憶素子に関する欠陥ループ情
報のみを有効にする第２の制御手段とを有することを特徴とする特許請求の範囲第１項
記載の磁気バブル記憶装置。