JPH0217725A

JPH0217725A - Ａｄ変換器

Info

Publication number: JPH0217725A
Application number: JP63166711A
Authority: JP
Inventors: Masao Hotta; 正生堀田; Toshihiko Shimizu; 敏彦清水; Yoshito Nejima; 義人禰寝
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-07-06
Filing date: 1988-07-06
Publication date: 1990-01-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はＡＤ変換器に係り、特に低消費電力の並列比較
形ＡＤ変換器に関する。

〔従来の枝素〕

従来の並列比較形Ａ　Ｉ）変換器では分離能をＮビット
とすると２Ｎの比較器を必要とする．このため、分解能
を上げようとすると、必要な比較器の数は例えば８ビツ
トで２５６個，１０ビツトでは１０２４個となる。この
ようにビット数が大きくなるにつれ、必要な比較器の数
は飛躍的に増大し消費電力の増大やＩＣ化したときのチ
ップサイズの増大を招く。

そこで、この問題を解決するために、ＡＤ変換器の参照
電圧に所定のオフセットを重畳し、異なったオフセット
毎に得られるＡＤ変換出力を一定期間にわたって加算す
ることによって有効ビット数を向上させる方式がある。

ここではその方式を巡回加算形と呼ぶ、なお、この巡回
加算形ＡＤ変換器に関連するものは、特開昭５７−１２
９５２６号、特開昭６２−８８４３４号等に記載される
。

上記従来例においては、参照電圧に所定のオフセットを
重畳する方法として第１０図に示すように並列比較形Ａ
Ｄ変換器の抵抗列１０１の両端に抵抗１０２，１０３を
接続し、それらの抵抗値を変化させる方法がとられてい
る。具体的には、いくつかの抵抗を用意しておき、それ
らをスイッチで切替えることにより実現している。なお
、同図において１０２は比較器、１０３は比較器出力を
２進化符号に変換するエンコーダ、３は加算器である。

〔発明が解決しようとする課題〕

上記従来技術は、切替える抵抗の値に精度が要求され、
ＩＣ等で実現する場合には困難があった。

この点をより具体的に述べると、第１０図において、抵
抗列１０１の単位抵抗をｒ、それがｎ個直列接続された
抵抗列の抵抗をｎｒ、この両端に接続される抵抗１１２
，１１３の値をそれぞれＲ１゜Ｒ２とし、Ｒ１，ｎ　ｒ
ｌ　Ｒｘ間に加えられる電圧を■、。、とする、並列形
ＡＤ変換器においては、抵抗列１０１の各端子電圧が参
照電圧となって、各比較器に入力することになる。そこ
でＲ１とＲｚとの接続点の電圧Ｖ１．ＶｚがＡＤ変換器
のフルスケール電圧を決める。このＶ　１　？　Ｖ　ｚ
は次式で表わされる。

次に、Ｒ１，Ｒ，を切り替えて（変化させて）ｖｌ。

ｖ２の値をΔＶだけシフトしようとすると、例えばＲ１
を−ΔＲ，Ｒｚを＋ΔＲだけ勿化させれば良い、このと
きΔＶはとなる。ここで、並列形ＡＤ変換器のＩＬＳＢはｒに生
じる電圧降下分となるので、その電圧ＶＬｓＢは、となる。

いま、参照電圧のシフト景ΔＶを１／４ＬＳＢずつずら
してＡＤ変換を行ない、４回の加算を行なう場合を考え
てみると、Δ■はＶＬｓａ／４　　とすることになり、
（３）、　（４）式よりΔＲ＝ｒ／４　　　　　　　　
　　　　　・・・（５）となる、一般にｒは、抵抗列の
単位抵抗であることから数ＬｏｏｍΩから数１００と小
さな値であることが多く、従って、Ｒ１，Ｒｘの変化分
ΔＲも極めて小さな値とならざるを得ない。

上述したごとく、抵抗列に接続した抵抗Ｒ１゜Ｒ２を抵
抗列の単位抵抗の数分の１という極めて小さな変化を精
度良く、しかもスイッチで切り替える場合には、スイッ
チのオン抵抗を含めて実現することが必要となる。この
ように、従来技術では実現上極めて大きな問題を有して
いた。

本発明の目的は、高精度の素子設計を要することなく、
極めて簡単に参照電圧を正確に変化せし得る手段を提供
することにある。

〔課題を解決するための手段〕

上記目的は、抵抗列によって発生される参照電圧をスイ
ッチにより切り替えて、比較器に入力することにより達
成される。

〔作用〕

各スイッチは抵抗列によって発生される参照電圧を各比
較器の動作に合わせて適宜すらせて各比較器に入力する
ために用いられており、これによって等測的にずらした
参照電圧を得ている。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。同図
において、１はＡＤ変換器（以下Ａ　Ｌ）　Ｃと略す）
２３はＡＤＣ出力を加算し、必要に応じてＳＬ均する加
算回路、４はクロック発生回路であり、ＡＤＣの内部構
成として、１０１は参照電圧を発生するための抵抗列、
１０２は比較器、１０３は２３ｆ！！符号に変換するエ
ンコーダである。本実施例の特徴は、抵抗列１０１と比
較器１０２の間にスイッチ１０５を設けたことにある。

このスイッチはクロックφｎ　　（ｎ＝ｌ、ｚ、・・・
・・・）により制御される。第】−図では説明の簡単の
ために、４つのスイッチを一組とし、それらによって切
り替えられた参照電圧が比較器に入力するものとする。

ここで、抵抗列の一単位抵抗Ｒｓで生じる電圧降下をΔ
■、とする。まず、第２図のタイミング図に示すような
タロツクφ０により制御されるスイッチが“オン″とな
り、他は全て１′オフ″となると、ｎ番目の比較器には
Ｖｒ（ｎ）の参照電圧が人力する。次にφ１のクロック
で制御されるスイッチが″オン″、他は全て１′オフ″
となると比較器にはｖｒ（ｎ）＋Δ■、が、次にφ２の
クロッグでＶｒ（ｎ　）＋　２ΔＶｒ、さらにφ８のク
ロックでＶｒ（ｎ　）＋　３Δ■、となり、これで１サ
イクル終了する。これにより、ＡＶｒずつ順次ずれた参
照電圧が比較器に入力することになる。

ここで、第１図に示したＡＤＣ全体の動作について説明
しておく、第３図に示すようにＶ　ｒ　（ｎ　）とＶｒ
（ｎ　＋　１　）との間に入力信号Ｖｓがあるとき、デ
ィジタル出力Ｄｎを発生するものとする。いま。

Ｖｓ＝Ｖｒ（ｎ）＋ａΔＶ、　　　　　　　　−（１）
とする。ここでＡＶｒは１！を子化電圧、αは係数であ
り、ＡＶｒ”Ｖｒ（ｎ　＋　ｌ　）　　　Ｖｒ（ｎ）　　　
　　　・・・（２）Ｏ≦αく１　　　　　　　　　　・
・・（３）である、このときのディジタル出力り。に対
し、量子化誤差ＥはαΔＶｒとなり、最大Ｖｒの誤差を
有することになる。

、−１次に、ＡＶｒ　をＭ分割した電圧　　　ΔＶｒ（ｊ＝１
１２１・・・・・・Ｍ−１，Ｍ）を参照電圧にサンプリ
ングタイムごとに順次重畳していく。αが次式で与えら
れる入力を考える。

Ｍ　　　　　　　　　Ｍ（ただし、１≦ｍ≦Ｍを満足する整数）とすると、ｊ　
５　ｍ　−１ではディジタル出力はＤｎとなるが。

５２ｍではＤｎ−１となる。そこでｊ＝１からＭまでの
ディジタル出力の平均値Ｉ）はり、、が（ｍ　−１）回
、０．−１　　が（Ｍ−ｍ＋１）回発生することから、Ｄ＝黒信号に重畳し、それぞれの重畳電圧のときのディジタ
ル出力をＭ回を］、周期としてその周期の間で加算・平
均することによって、量子化誤差を１！Ｍに減少できる
。これは実効的にビット数がＱｏｚｚＭ　だけ増大する
ことになる。例えばＭ＝４とす才しば２ビツト増加し、
６ビツトの並列比較形ＡＤＣを用いて、８ビツトＡＤＣ
が実現できることになる。より具体的な例により説明す
ると１例えばＡ　Ｄ　Ｃ１として６ビツトのものを用い
、車乗電圧発生回路２はＡＤＣｌの量子化誤差Δ■、に
となる。

この（５）式から、ディジタル出力は（ｍ−１）７Ｍま
で値が求まることになる。これより量子化で−ＡＶｒと
なる。

このように、ΔＶ、をＭ分割した電圧を順次軸圧を発生
する。このとき１例えばＡＤＣｌから順次得られるディ
ジタル出力が、（０００１０１）。

（０００１００）、（０００１００）、（０００１００
）であれば、この信号を加算した値（０００１０００１
，）を出力として用いる。また、順次得られるＡＤＣｌ
の出力が、（０００１０１）、（０００１０１）。

（０００１００）、（０００１００）であれば、この信
号を加算した値（００１００１０）を出力として用いる
。このようにして、８ビツトのＡＤ変換器が構成できる
。したがって、加算回路３として車乗電圧がＭ回変化す
る間、サンプリングタイムごとにＡＤＣｌの出力を加算
する（Ｎ＋Ａｏｇ２ＬＭ）ビットのディジタル加算器を
用いれば良い。

なお、ＡＤＣＩとして６ビツトのものを用いる場合でも
、入力信号Ｖｓがそのフルスケール値を越えたとき（オ
ーバーフローしたとき）にはとくに（１００００００）
の値を出力するものを用いるのが好ましい。このような
回路を用い１重乗。

一Δ■、を順次発生するものを用いた場合、ＡＤＣＩの
出力順次（１００００００）、（１１１１１１）（１１
１１１１）（１１１１１１）　、すなわち。

最初の１回だけオーバーフローであれば、加算出力とし
て（１１１１１１０１）が得られる。また、ＡＤＣｌの
出力が順次（１００００００）（１００００００）（１
１１１１１）（１１１１１１）、すなわち、初回と２回
目がオーバーフローであれば、加算出力として（１１１
１１１１０）が得られる。さらに３回オーバーフローで
あれば加算出力（１１１１１１１１）が得られる。一方
、４回ともオーバーフローであれば、加算結果も８ビツ
トからオーバーフローする。加算回器３はこの加算結果
のオーバーフローも出力するようにすればなお好ましい
。

以上述べた原理に基づいて、ＡＤ変換器の精度の向上が
可能である。また、第１図に示した第１の実施例では、
同一の抵抗を縦続接続した抵抗列を用いていることから
、各抵抗の比精度は十分にとれ、正確に参照電圧を変化
させることができる。

以上は参照電圧発生手段として抵抗列を用いた場合につ
いて説明したが、抵抗列だけでなく容量など参照電圧を
発生するものならば良いことは明白である。

第１図に示したスイッチ１０５はＭＯＳトランジスタに
よって容易に実現できるが、バイポーラプロセスにてＡ
Ｄ変換器を実現しようとした場合にはＭＯＳスイッチが
使えない、そこで、バイポーラプロセスに適したスイッ
チの具体的実施例を第４図に示す、同図において、１０
１は抵抗列。

１１５．１１２は第１図における比較器１０２とスイッ
チ１０５を構成する要素であり、それぞれスイッチ付前
置増幅器、ラッチングコンパレータである。また、１０
３はエンコーダである。この図においては説明の都合上
第１図と同様に４つのスイッチを一組とした例を示して
いる。第２図に示したタイミングを有するクロックをト
ランジスタＱ１〜Ｑ４に入力すると、ある時間でＱ１〜
Ｑ４のいずれか１つが“ＯＮ”状態となり、他は”　Ｏ
Ｆ　Ｆ　”となる、すると’　ＯＮ　”状態のトランジ
スタに接続されたトランジスタペアにのみ電流が流れ、
そのトランジスタに入力する参照電圧と入力端子とが比
較されることになる。この動作がクロックに応じて順に
行なわれる０例えばφ１が１１　Ｈｎレベルとすると、
Ｑｌが“ＯＮ　”となり。

Ｑｌｌ、Ｑｌ２が動作状態となる。このときＱ２゜Ｑ３
．Ｑ４は全て○ＦＦ　”となり、それらに接続されるト
ランジスタには電流が流れず、Ｑｌｌに接続された抵抗
列により生じる参照電圧に対して入力信号が比較される
ことになる。

以上によれば、ラッチングコンパレータ１１２の前段に
増幅器が配置されたことにより、ラッチ動作中に増幅器
によって次にラッチされる信号をあらかじめ増幅してお
くことができ、速度向上が図れる。これと共に、増幅器
にスイッチ機能を持たせられるため、スイッチのための
大幅な回路の追加を要しないで済む。また、抵抗列に接
続される４個のトランジスタのいずれか１個だけにしか
ベース電流が流れないため、抵抗列からの電流の流出が
少なくなり、直線性の向上が図れるという利点もある。

次に、第３の実施例を第５図に示す、同図は第１の実施
例である第１図の抵抗列とスイッチの部分のみを示した
ものである。同図においても説明の簡単のために４個の
スイッチを１組としている。

第１の実施例では、ＡＤ変換器の全ダイナミックレンジ
において等しい量子化ステップを得るために抵抗列の各
抵抗を・等しくしているが、本実施例においては、同−
組のスイッチに参照電圧を与えるために接続されている
抵抗は同一とするが、紐間の抵抗値は異なるようにした
ものである。いま５番目の組の抵抗をＲＪ　とし、低位
の参照電圧を与える組から順に番号を付けたとする。例
えば、ＲＪ＝Ｒｔ　−ｉ＋ΔＲとなるように順に抵抗値を増やしていったとすると、各
量子化ステップは順に大きくなり、第６図に示すような
非線形の人出特性を得ることができる。また、中間点付
近のＲａ　を小さく、上位および低位の参照電圧を与え
る付近ではＴ＜ａ　を大きくしておくと、第７図に示す
ような人出力特性を得ることができる。

このように、抵抗列の抵抗を変化させることにより非直
線の人出力特性を有するＡ　Ｉ）変換器を容易に実現で
きる。このとき、各スイッチによって切り替えられる参
照電圧は、この参照電圧を用いて比較を行なう比較器に
は等しい電圧差をもって順に与えられることになり、−
順のスイッチの切り替えと、そのＡＤ変換出力の加算に
より精度向上が得られるのは第１−の実施例で述べたの
と同様である。

さらに、上では同−組内で抵抗列の抵抗は等しいとした
が、必ずしも等しい必要はなく、各抵抗が順に変化して
いても、−順のスイッチの切り替えと加算により得られ
る結果は同様にＡＤ変換器の精度の向上を実現すること
になる。

次に第４の実施例を第８図に示す、同図においても第１
の実施例の抵抗列とスイッチの部分のみを示している。

本実施例では抵抗列の各所にタップ１１１を設けたもの
で、外部より必要な電圧を抵抗列に印加できるようにし
たものである。この印加電圧を任意に選ぶことにより、
任意の非直線性を有した入出力特性が得られる。このと
き−顧のスイッチ動作と加算により精度が向上すること
は第３の実施例の場合と同様である。

以上述べたように、抵抗列とスイッチを設けることによ
り、参照電圧を容易にシフトすることができ、さらに非
直線の人出特性を有するＡＤ変換器も実現できることは
従来に無い効果である。

上に述べた非線形特性は任意に設定できるものであるか
ら、ブラウン管のグリッド電圧と発光出力特性の非直線
関係すなわちγ特性を補正する逆γ特性（γ補正特性）
をもたせることは容易にできる。その具体的実施例を第
９図に示す、一般にビデオカメラにはγ補正回路が必要
であるが、同図に示すように逆γ特性を有するＡ　Ｄ　
Ｃを用いることにより容易にその特性を有したデジタル
ビデオカメラが実現できることになる。なお同図におい
て、１０は逆γ特性を有したＡ　ｌ）　Ｃ１１］は撮像
管、１２はＡＤＣによりデジタルに変換された信号を処
理する回路である。

〔発明の効果〕

以上述べたごとく、本発明によれば、小さい回路規模で
すなわちＩＣで実現した場合少ない素子数で高分解能、
高精度のＡＤ変換器が実現でき、その経済的効果は極め
て大きい、さらに、非直線特性も任意に容易に設定でき
るため、その応用範囲が広いという利点がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図、第２図および
第３図は第１図の動作を説明するためのタイミング図お
よび人力レベルを示す図、第４図は本発明の第２の実施
例を示す図、第５図は本発明の第３の実施例を示す図、
第６図、第７図はそれぞれ第５図の入出力特性を示す図
、第８図は本発明の第４の実施例を示す図、第９図は本
発明を用いたビデオカメラの構成図、第１０図は従来の
技術を説明する図である。１・・・Ａ　Ｉ）変換器、３・・・加算器、４・・・ク
ロック発生回路、１１・・・撮像管、１２・・・信号処
理回路、１０１第！口第目弔凹 ′ｊ）３第 □Ｖ？（九ｔすＶｒ（代）

Claims

【特許請求の範囲】１、Ｎ個のレベルを有する参照電圧をＭ個ごとに他端を
相互に接続されたスイッチによつてサンプリング周期ご
とに順次切り替えてＮ／Ｍ個の比較器に接続し、各サン
プリング周期ごとに得られるＡＤ変換値を一定期間にわ
たつて加算することを特徴とするＡＤ変換器。２、上記比較器は差動増幅器構成の入力段を有し該差動
増幅器を構成する差動ペアトランジスタをＭ対用意し、
該差動ペアトランジスタの動作電流を電流スイッチによ
り切り替え、各差動ペアトランジスタの一方が各参照電
圧に接続され、他方が入力端子に接続されることによつ
て第１項記載のスイッチ動作を行なうことを特徴とする
第１請求項記載のＡＤ変換器。３、上記参照電圧は抵抗列により発生され、該抵抗列は
、該抵抗列を構成する抵抗の値を順次異ならせ、非直線
性を有する参照電圧を有することを特徴とする第１請求
項記載のＡＤ変換器。４、上記抵抗列によつて発生する参照電圧が逆γ特性を
有する第１請求項記載のＡＤ変換器。５、Ｍ個ごとに他端を相互に接続されたスイッチとＡＤ
変換値を一定期間にわたつて加算する加算器を有するＡ
Ｄ変換器において、一加算期間がサンプリング周期のｎ
Ｍ（ｎ＝１、２、……）倍であることを特徴とするＡＤ
変換器。