JPH02174270A - 薄膜半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、絶縁体基板上に形成された半導体装置を絶縁
破壊から保護することに関する。

［従来の技術］ ＴＦＴと同じ原理によって動作する金属酸化膜半導体（
以下ではＭＯＳ−ＦＥＴと略記）は、入力インピーダン
スが大きく、従って入出力端子に静電気や高電圧パルス
などが加えられるとゲート部分の絶縁が破壊されてしま
う。第１図はＭＯＳ−ＦＥＴの断面図の例であるが、こ
の図かられかるようにＭＯＳ−ＦＥＴでは基板が半導体
であるから接地することができ、従って耐圧もある程度
期待できる。

これに対してＴＦＴでは、基板が絶縁体であるため接地
することができない。第２図はＴＦＴの断面図の例を示
している。第１図及び第２図からＴＦＴは、静電気等に
対してＭＯＳ−ＦＥＴよりさらに弱く、何らかの保護手
段を講じることが重要であることがわかる。

ＭＯＳ−ＦＥＴにおいても、絶縁破壊に対する保護は重
要であり、そのために第３図のような保護回路を設けて
いる。第４図は最も単純な保護回路の例である。絶縁体
基板上に形成される薄膜素子においては、第４図のよう
な保護回路を設けても大電流を流すことができないため
、保護回路として十分な機能を発揮することができない
。これらの理由により、現在までのところ絶縁体基板上
に形成された半導体装置においで、保護回路を設けた例
はない。

［発明が解決しようとする課題及び目的］絶縁体基板上
に製造された半導体装置（例えばＴＦＴ）は、接地され
ていないため静電気などに非常に弱く、従って製造工程
中で絶縁破壊され易いという問題点を有する。そこで本
発明は、このような問題点を解決するもので、その目的
とするところは、半導体装置の静電耐圧特性を改善して
絶縁破壊を防ぎ、その製造コストを低下させると共に、
信頼性を向上させるところにある。

［課題を解決するための手段］ 本発明の薄膜半導体装置は、絶縁体基板上に形成された
半導体装置において、前記半導体装置をその入出力端子
に加えられた静電気等による絶縁破壊から保護する機能
を持つことを特徴とする。

また、本発明の薄膜半導体装置は、前記薄膜半導体装置
に、抵抗、容量あるいはＴＦＴを使用することを特徴と
する。

また、本発明の薄膜半導体装置は、前記抵抗として、前
記入出力端子と前記半導体装置との間の配線抵抗を使用
すること、及び前記容量として、前記配線が層間絶縁膜
をはさんで重なる場合に発生する重なり容量、または前
記ＴＦＴのゲート容量を使用することにより、前記半導
体装置を製造する工程内で製造することを特徴とする。

［作用］ 本発明の上記の構成によれば、抵抗と容量の大きさで決
まる緩和時間によって、パルス状に入力される静電気あ
るいは高電圧パルスの波形を鈍化させ、その電圧の最大
値を半導体装置の耐圧以下にすることが可能である。ま
た、容量の代わりにＴＦＴを使用した場合には、入力さ
れた電流そのものをＴＦＴを介して電源配線または接地
配線に逃がすことも可能である。

［実施例１］ 第５図は、本発明の薄膜半導体装置で作られた保護回路
の例である。本実施例では、抵抗として配線抵抗を使用
し、容量として配線の重なり部分に発生する重なり容量
を使用する。この回路は入力端子１０と半導体装置への
出力端子１１の間に作られた抵抗１２、半導体装置の電
源配置ｓ１３及び接地配線１４と信号配線１７との間に
作られた容１１１５．１６から構成される。抵抗１２は
、例えば信号配線１７の一部を、他の部分より抵抗の大
きな物質にすることにより形成する。この抵抗１２の大
きさは、配線の長さ、幅、厚さ及び電気伝導度を制御す
ることにより、任意の値を作る。

第６図は、容量１５．１６の構造を示す断面図の例であ
る。これらの容量は、信号配線１７の一部と電源配線１
３及び接地配線１４との間に、層間絶縁膜９をはさんだ
重なり部分を作ることによって形成される。容量１５．
１６の大きさは、配線の重なり部分の面積、層間絶縁膜
の厚さ及び層間絶縁膜の誘電率を制御することにより、
任意の値を作る。

半導体装置の静電耐圧特性を評価するためには、ＩＱに
第７図のようなモデルが使用される。このモデルにおい
て容量１９は、人体その他の帯電物質を現している。静
電破壊試験は、高電圧電源１８によって充電された容量
の電荷を被試験装置２０に放電することによって行われ
る。第８図に示すように、この試験装置に保護回路２１
を接続した場合、出力端子１１の電圧ｖ１は入力電圧を
ｖＯ１抵抗１２の大きさをＲ１２、容量１５、１９の大
きさをＣ１５、Ｃ１９とすると、ｖ１＝　Ｃ１９ｘＶＯ ｃ１５＋０１９×（１−ｅＸｐ（−ｔ／τ））で与えら
れる。ここでτは、 Ｒ１２ＸＣ１５ＸＣ１９／（Ｃ１５＋Ｃ１９）で与えら
れ、緩和時間と呼ばれる。実際にはＣ１９２Ｃ１５であ
るからτは、Ｒ１２ＸＣ１５で与えられる。第９図は、
ｖｌの時間変化の様子を表している。この図かられかる
ように半導体装置に加えられる電圧の最大値は、保護回
路の入力電圧（Ｄ　　Ｃ１９／　（Ｃ１５＋Ｃ１９）　
　倍ニナッている。

第５図の保護回路の緩和時間は、容量１６の大きさをＣ
１６とすると、Ｒ１２ＸＣ１５またはＲ１２ＸＣ１６で
与えられる。この緩和時間によって、入出力端子に加え
られた静電気等の波形を鈍化させ、その電圧の最大値を
半導体装置の耐圧以下にすることにより、半導体装置を
静電気等による絶縁破壊から守る。

本実施例のように保護回路を直列に構成した場合には、
回路全体の面積の増大を最小限度に抑えることができる
。

［実施例２］ 第１０図は、実施例１の保護回路を半導体装置と並列に
構成した回路の例である。本実施例では、信号配線から
保護回路への配線の引き出し点２４の前後に抵抗２２．
２３を入れである。抵抗２２．２３を入れることにより
、半導体装置、保護回路及びこれらを含む回路全体の緩
和時間を制御することが可能になり、より優れた耐圧特
性を得ることができる。

半導体装置を構成するＴＦＴの耐圧の大きさに対して、
保護回路の耐圧は大きくなくてはならない。そのため、
保護回路の面積はＴＦＴの面積より大きくなる。

［実施例３］ 第１１図、第１２図は、実施例１及び２の容量１５．１
６の代わりにＴＦＴ２５．２６を使用した回路の例であ
る。この場合に使用されるＴＦＴとしては、第２図に示
したように多結晶シリコンを使用したものの他に非晶質
シリコン、ＣｄＳｅ等を使用したものもある。

実施例１及び２のように緩和時間によって波形を鈍化さ
せ半導体装置を保護する場合には、ＴＦＴのゲート容量
が問題になる。ｐ型ＴＦＴのゲート容量をＣ２５、ｎ型
ＴＦＴのゲート容量を０２６とすると緩和時間は各々　
Ｒ１２ＸＣ２５、Ｒ１２ｘＣ２６となる。　ＴＦＴ２５
、２６は、緩和時間すなわちゲート容量が等しくなるよ
うに設計する。

ＴＦＴを使用した場合には、この他にＴＦＴのオン抵抗
を介して、電流を電源配線または接地配線に逃がす作用
もある。第１１図において入力端子に正の高電圧が加わ
った場合にはｐ型ＴＦＴがオン状態になり、電流が電源
配線に向かって流れる。また入力端子に負の高電圧が加
わった場合にはｎ型ＴＦＴがオン状態になり、電流は接
地配線に向かって流れる。

［実施例４］ 第１３図、第１４図は、実施例３の保護回路のＴＦＴの
出力端に抵抗２７．２８を入れた場合の回路図の例であ
る。新たに入れた抵抗２７．２８には、電源配線１３と
接地配線１４の抵抗値に差がある場合に、この差を補正
してｎ型ＴＦＴとｐ型ＴＦＴの緩和時間を等しくする作
用がある。

［実施例５］ 第１５図は、実施例４の保護回路を液晶表示素子の駆動
回路の保護に応用した例である。本実施例では絶縁破壊
による不良品の発生を防ぐために、保護回路の他にいく
つかの手段を使用している。

その一つとして、外部装置との接続用パッドから駆動回
路までの間ではできるだけ配線を交差させず、もしも交
差する場合には交差する前にできるだけ大きな抵抗を入
れている。その他にも、駆動回路の周囲を電源配線ある
いは接地配線で囲み静電気等が侵入しに＜＜シている。

これらの手段は、液晶表示素子の他にも密着型イメージ
センサ−などにも応用できる。

［発明の効果］ 以上述べたように本発明によれば、絶縁基板上の入出力
端子と半導体装置の間に、抵抗と容量あるいはＴＦＴか
ら構成された保護回路を作製することにより、半導体装
置の絶縁破壊を防ぐことができる。従って本発明には、
半導体装置の製造コストを低下させ、その信頼性を向上
させる効果がある。また本発明の薄膜半導体装置は、半
導体装置を製造する工程内で製造できる。従って、保護
回路を作製することによる製造コストの上昇を防ぐ効果
もある。

【図面の簡単な説明】

第１図は半導体基板に作られたＭＯＳ−ＦＥＴの構造側
図。第２図はガラス基板上に多結晶シリコンで作られた
ＴＦＴの構造側図。第３図はＭＯＳ−ＦＥＴに対して使
用される保護回路側図。第４図は一般的な保護回路図。 第５図、第１０図、第１１図、第１２図、第１３図、第
１４図は本発明の保護回路図。第６図は容量の構造側図
。第７図は静電破壊試験のモデル図。第８図は保護回路
の試験回路図。第９図は保護回路の出力電圧波形図。第
１５図は保護回路の応用例図。 １・・・半導体基板 ２・・・ソース領域 ３・・・ドレイン領域 ４・・・ソース電極 ５・・・ドレイン電極 ６・・・ゲート絶縁膜 ７・・・ゲート電極 ８・・・ガラス基板 ９・・・層間絶縁膜 １０・・・入力端子 １１・・・出力端子 １２．２２．２３．２７．２８・・・抵抗１３・・・電
源端子 １４・・・接地端子 １５． １７　・ １８　・ ２０　・ ２１　・ ２４　・ ２５　・ ２６　・ ２９　・ ３０　・ ３２　・ ３３　・ ３４　・ １９・・・容量 信号配線 高電圧電源 被試験装置 保護回路 引出し点 Ｐ−ｃｈ　　ＴＦＴ Ｎ−ｃｈ　　ＴＦＴ Ｘ側保護回路 Ｙ側保護回路 Ｘ側入力端子 Ｙ個入力端子 電源端子 接地端子 以　　上 １　　　・嶋イ≦春咀；１１；オ七之−２・・　り一又
魅 ３　・・・　ドレイ７４ＬＴｈ ４　・・＼ル尖を極 リ　・　・　・　ドレイ７Ｉｔ壌ｉ ｂ・・・づ°゛−１−ｖｌ／− １−ｖｌ／轟撮　）ｆノ１−４ｉ／嘴ｉ出願人　セイコ
ーエプソン株式会社 代理人弁理士　上柳雅誉（他１名） 第１図 δ・・・ｄう久蕃象 ｑ・・・ＡＰＡｆＰ３＃４ 第２図 聯 第３図 １θ　　・入グ嫡シ ト・　奴ｆ３嫡テ １７・・・ａ郡 １１１．１？Ｊ１９１Ｊと １４・・・悔ル鋪沙 す・１し・・・傘（ 第５図 第６図 （１８図 ど− Ｉｓ　、　・、１６１ｍ’。 １９・・・穿１ ％・−稔０峠黍 ｇ７図 第９図 ｐカ　・・邸 焚・・・８１番し戯、 第１０囚 りｉ・・？−４１ｒ丁 ｋ・・・Ｎ−ル１Ｆ丁 第１１図 Ｂ 釧７Ｓ ・・為九 第７３図 バ・　Ｘ４１升区■酋 ３０・　・Ｙ◆Ｉｇ（５）鮎 タト・・Ｘ４１入力憾を ｉム・・　　イ４り入り偉Ｖゲ ３５）・・・含１踵 災　・・垢形嫡衡

Claims (3)

【特許請求の範囲】
1. （１）絶縁体基板上に形成された半導体装置において、
   前記半導体装置をその入出力端子に加えられた静電気等
   による絶縁破壊から保護する機能を持つことを特徴とす
   る薄膜半導体装置。
2. （２）前記薄膜半導体装置に、抵抗、容量あるいは薄膜
   トランジスタ（以下ではＴＦＴと略記）を使用すること
   を特徴とする請求項１記載の薄膜半導体装置。
3. （３）前記抵抗として、前記入出力端子と前記半導体装
   置との間の配線抵抗を使用すること、及び前記容量とし
   て、前記配線が層間絶縁膜をはさんで重なる場合に発生
   する重なり容量、または前記ＴＦＴのゲート容量を使用
   することにより、前記半導体装置を製造する工程内で製
   造することを特徴とする請求項２記載の薄膜半導体装置
   。