JPH02173826A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH02173826A JPH02173826A JP63331762A JP33176288A JPH02173826A JP H02173826 A JPH02173826 A JP H02173826A JP 63331762 A JP63331762 A JP 63331762A JP 33176288 A JP33176288 A JP 33176288A JP H02173826 A JPH02173826 A JP H02173826A
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 1
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、主記憶装置及び複数のレジスタを有し、複数
階層のサブルーチンへ分岐するプログラムの実行が可能
であって、各階層のサブルーチンへ分岐する都度、レジ
スタの内容を主記憶装置へ退避するデータ処理装置に関
する。
階層のサブルーチンへ分岐するプログラムの実行が可能
であって、各階層のサブルーチンへ分岐する都度、レジ
スタの内容を主記憶装置へ退避するデータ処理装置に関
する。
（従来の技術〕
第２図は、例えば？ＩＣ６８０００，ＶＡＸ−１１等ノ
マイクロプロセッサを備えたマイクロコンピュータの構
成を示すブロック図であって、図中１はＭＰＵである。
マイクロプロセッサを備えたマイクロコンピュータの構
成を示すブロック図であって、図中１はＭＰＵである。
ＭＰＵＩは、ＲＡＭ、ＲＯＭ等からなる主記憶装置２と
接続され、ＭＰＵＩ及び主記憶装置２は、プログラム、
データを読み込む入力装置３及び演算結果等を出力する
出力装置４と接続される。ＭＰＵＩは、ＭＰＵＩに接続
される各部を制御する制御装置１１と、プログラム及び
データに基づき演算、論理演算を行う演算装置１２とが
らなり、演算データ及びアドレスデータを記憶する汎用
レジスタ、プログラム・カウンタ、スタック・ポインタ
等の複数のレジスタを備える。主記憶装置２は、ワーキ
ングＲＡＭ内に、プログラムを記憶する作業領域２１と
、レジスタの内容等のデータを一時的に記憶するスタッ
ク領域２２とを設けている。
接続され、ＭＰＵＩ及び主記憶装置２は、プログラム、
データを読み込む入力装置３及び演算結果等を出力する
出力装置４と接続される。ＭＰＵＩは、ＭＰＵＩに接続
される各部を制御する制御装置１１と、プログラム及び
データに基づき演算、論理演算を行う演算装置１２とが
らなり、演算データ及びアドレスデータを記憶する汎用
レジスタ、プログラム・カウンタ、スタック・ポインタ
等の複数のレジスタを備える。主記憶装置２は、ワーキ
ングＲＡＭ内に、プログラムを記憶する作業領域２１と
、レジスタの内容等のデータを一時的に記憶するスタッ
ク領域２２とを設けている。
次に、サブルーチンへ分岐する動作につき説明する。Ｍ
Ｃ６８０００等のＢＳＲ（Ｂｒａｎｃｈ ｔｏ ５ｕｂ
ｒｏｕｔｉｎｅ）命令によってサブルーチンへ分岐する
際、ＢＳ＋？命令の直後の命令ステップのアドレスをス
タック領域２２に格納し、プログラムカウンタに（現在
のプログラムカウンタ）＋（ディスプレースメント）を
格納する。その際、サブルーチン呼び出し側のルーチン
がサブルーチンを呼び出す時点で使用している全レジ・
スタの内容を主記憶装置２へ退避する。
Ｃ６８０００等のＢＳＲ（Ｂｒａｎｃｈ ｔｏ ５ｕｂ
ｒｏｕｔｉｎｅ）命令によってサブルーチンへ分岐する
際、ＢＳ＋？命令の直後の命令ステップのアドレスをス
タック領域２２に格納し、プログラムカウンタに（現在
のプログラムカウンタ）＋（ディスプレースメント）を
格納する。その際、サブルーチン呼び出し側のルーチン
がサブルーチンを呼び出す時点で使用している全レジ・
スタの内容を主記憶装置２へ退避する。
一方、ＶＡＸ−１１（７）ＣＡＬＬＧ命令によッテサブ
ルーチンヘ分岐する際、ＣＡＬＬＧ命令の直後の命令ス
テップのアドレスをスタック領域２２に格納し、プログ
ラムカウンタにサブルーチンのアドレスを格納する。そ
の際、サブルーチンで使用するレジスタを指定している
セーブマスクの内容に従って、サブルーチンで使用する
全レジスタの内容をスタック領域２２へ退避する。
ルーチンヘ分岐する際、ＣＡＬＬＧ命令の直後の命令ス
テップのアドレスをスタック領域２２に格納し、プログ
ラムカウンタにサブルーチンのアドレスを格納する。そ
の際、サブルーチンで使用するレジスタを指定している
セーブマスクの内容に従って、サブルーチンで使用する
全レジスタの内容をスタック領域２２へ退避する。
従来のマイクロコンピュータは、以上のように構成され
ているので、ＭＰＵとしてＭＣ６８０００を備えている
場合は、分岐したサブルーチンで使用するレジスタの種
類に関係なく、サブルーチン呼び出し倒のルーチンで使
用している全レジスタの内容を主記憶装置へ退避し、一
方、ＶＡＸ−１１を備えている場合は、呼び出し側のル
ーチンで使用しているレジスタの種類に関係なく分岐し
たサブルーチンで使用する全レジスタの内容を主記憶装
置へ退避しなければならないため、いずれのＭＰＵの場
合にも不必要な退避が行われて処理速度の向上を妨げる
という問題があった。
ているので、ＭＰＵとしてＭＣ６８０００を備えている
場合は、分岐したサブルーチンで使用するレジスタの種
類に関係なく、サブルーチン呼び出し倒のルーチンで使
用している全レジスタの内容を主記憶装置へ退避し、一
方、ＶＡＸ−１１を備えている場合は、呼び出し側のル
ーチンで使用しているレジスタの種類に関係なく分岐し
たサブルーチンで使用する全レジスタの内容を主記憶装
置へ退避しなければならないため、いずれのＭＰＵの場
合にも不必要な退避が行われて処理速度の向上を妨げる
という問題があった。
本発明はこのような問題を解決するためになされたもの
であって、サブルーチンへの分岐時に、必要なレジスタ
のみの内容を主記憶装置へ退避して処理速度を高速化す
るデータ処理装置の提供を目的とする。
であって、サブルーチンへの分岐時に、必要なレジスタ
のみの内容を主記憶装置へ退避して処理速度を高速化す
るデータ処理装置の提供を目的とする。
本発明のデータ処理装置は、サブルーチンへ分岐する際
、実行中の現ルーチンで使用しているレジスタを主記憶
装置に記憶する手段と、サブルーチンへ分岐する都度、
現ルーチンまでの全階層のルーチンにて使用したレジス
タを記憶するレジスタ記憶手段と、サブルーチンへ分岐
する都度、該サブルーチンで使用するレジスタを指定す
るレジスタ指定手段と、レジスタ指定手段が指定するレ
ジスタとレジスタ記憶手段が記憶しているレジスタとに
基づき、両方に共通するレジスタを検出する手段と、検
出した共通レジスタのみの内容を主記憶装置へ退避する
手段とを備えたことを特徴とする。
、実行中の現ルーチンで使用しているレジスタを主記憶
装置に記憶する手段と、サブルーチンへ分岐する都度、
現ルーチンまでの全階層のルーチンにて使用したレジス
タを記憶するレジスタ記憶手段と、サブルーチンへ分岐
する都度、該サブルーチンで使用するレジスタを指定す
るレジスタ指定手段と、レジスタ指定手段が指定するレ
ジスタとレジスタ記憶手段が記憶しているレジスタとに
基づき、両方に共通するレジスタを検出する手段と、検
出した共通レジスタのみの内容を主記憶装置へ退避する
手段とを備えたことを特徴とする。
本発明のデータ処理装置は、サブルーチンへ分岐する際
、実行中の現ルーチンで使用しているレジスタを主記憶
装置に記憶するとともに、現ルーチンまでの全階層のル
ーチンにて使用したレジスタを記憶し、このレジスタと
、サブルーチンで使用すべく指定されたレジスタとに基
づき、両方に共通するレジスタを検出し、共通して使用
するレジスタのみの内容を主記憶装置へ退避する。
、実行中の現ルーチンで使用しているレジスタを主記憶
装置に記憶するとともに、現ルーチンまでの全階層のル
ーチンにて使用したレジスタを記憶し、このレジスタと
、サブルーチンで使用すべく指定されたレジスタとに基
づき、両方に共通するレジスタを検出し、共通して使用
するレジスタのみの内容を主記憶装置へ退避する。
以下、本発明をその実施例を示す図面に基づき詳述する
。
。
第２図は、本発明に係るマイクロコンピュータの構成を
示すブロック図であって、図中１はＭＰＵである。ＭＰ
ＵＩは、ＲＡＭ、ＲＯＭ等からなる主記憶装置２と接続
され、ＭＰＵＩ及び主記憶装置２は、プログラム、デー
タを読み込む入力装置３及び演算結果等を出力する出力
装置４と接続される。ＭＰＵＩは、ＭＰＵＩに接続され
る各部を制御する制御装置１１と、プログラム及びデー
タに基づき演算、論理演算を行う演算装置１２とからな
り、演算データ及びアドレスデータを記憶する汎用レジ
スタ、プログラム・カウンタ、スタック・ポインタ及び
使用中及び使用予定レジスタを記憶するレジスタの複数
のレジスタを備える。主記憶装置２は、ワーキングＲＡ
Ｍに、プログラムを記憶する作業領域２１と、レジスタ
の内容、使用レジスタのリスト等のデータを一時的に記
憶するスタック領域２２とを設けている。
示すブロック図であって、図中１はＭＰＵである。ＭＰ
ＵＩは、ＲＡＭ、ＲＯＭ等からなる主記憶装置２と接続
され、ＭＰＵＩ及び主記憶装置２は、プログラム、デー
タを読み込む入力装置３及び演算結果等を出力する出力
装置４と接続される。ＭＰＵＩは、ＭＰＵＩに接続され
る各部を制御する制御装置１１と、プログラム及びデー
タに基づき演算、論理演算を行う演算装置１２とからな
り、演算データ及びアドレスデータを記憶する汎用レジ
スタ、プログラム・カウンタ、スタック・ポインタ及び
使用中及び使用予定レジスタを記憶するレジスタの複数
のレジスタを備える。主記憶装置２は、ワーキングＲＡ
Ｍに、プログラムを記憶する作業領域２１と、レジスタ
の内容、使用レジスタのリスト等のデータを一時的に記
憶するスタック領域２２とを設けている。
第１図は、前記レジスタ群を模式的に示す概念図であっ
て、第１図ｆａ）は、演算データ及びアドレスデータを
記憶する１６個の汎用レジスタＲＯ−Ｒ１５プログラム
・カウンタＰＣ，スタック・ポインタＳＰである。また
、第１図中）は、汎用レジスタＲＯ〜ｌ？１５に各ビッ
トを対応させ、サブルーチン呼出時における呼出側のレ
ジスタ使用、不使用の状況を“０”、“１”で記憶する
１６ビツトからなる使用状況レジスタＲＡである。
て、第１図ｆａ）は、演算データ及びアドレスデータを
記憶する１６個の汎用レジスタＲＯ−Ｒ１５プログラム
・カウンタＰＣ，スタック・ポインタＳＰである。また
、第１図中）は、汎用レジスタＲＯ〜ｌ？１５に各ビッ
トを対応させ、サブルーチン呼出時における呼出側のレ
ジスタ使用、不使用の状況を“０”、“１”で記憶する
１６ビツトからなる使用状況レジスタＲＡである。
次に、複数階層のサブルーチンへ分岐する動作につき説
明する。なお、本実施例では、メインルーチンでレジス
タＲＯ，Ｒ１，Ｒ３、第１階層のサブルーチン５ｔｌＢ
１でレジスタＩ？１．Ｒ２，ｌ？４、第２階層のサブル
ーチン５ＵＢ２でレジスタＲＯ，Ｒ３，ｌ？５を使用す
る。
明する。なお、本実施例では、メインルーチンでレジス
タＲＯ，Ｒ１，Ｒ３、第１階層のサブルーチン５ｔｌＢ
１でレジスタＩ？１．Ｒ２，ｌ？４、第２階層のサブル
ーチン５ＵＢ２でレジスタＲＯ，Ｒ３，ｌ？５を使用す
る。
呼出側ルーチンに対応する使用状況レジスタＲＡには初
期値として“０′が書き込まれている。第１階層のサブ
ルーチン５ＩＪＢＩを呼び出すと、サブルーチン５ＵＢ
Ｉのアドレスと共に、メインルーチンにて現在使用中の
レジスタＲＯ，Ｒ１，Ｒ３に対応するビットを１”で表
したデータリストが呼出命令のオペランドとして与えら
れる。このデータリストと使用状況レジスタＲＡとの論
理和をとり、演算の結果、即ち、呼出時にメインルーチ
ンで使用中のレジスタＲＯ，Ｒ１，Ｒ３を１”で表した
レジスタリストを使用状況レジスタＲＡに書き込む。ま
た、サブルーチン５ＵＢＩの冒頭では、サブルーチン５
ＵＢＩで使用するレジスタＲ１，Ｒ２，Ｒ４に対応する
ビットを１”で表したデータリストが与えられる。使用
状況レジスタＲＡとデータリストとの論理積をとり、演
算結果、即ちサブルーチン５ｔｌＢ１とメインルーチン
とが共通して使用するレジスタ、本実施例ではレジスタ
Ｒ１の内容を主記憶装置２のスタック領域２２へ退避す
る。さらに、使用状況レジスタＲＡの値をスタック領域
２２に格納する。続いて、現在のＰＣの値をスタック領
域２２へ退避した後、サブルーチン５ＵＢＩのアドレス
をＰＣに格納して第１階層のサブルーチン５ＩＩＢＩの
呼出が完了する。
期値として“０′が書き込まれている。第１階層のサブ
ルーチン５ＩＪＢＩを呼び出すと、サブルーチン５ＵＢ
Ｉのアドレスと共に、メインルーチンにて現在使用中の
レジスタＲＯ，Ｒ１，Ｒ３に対応するビットを１”で表
したデータリストが呼出命令のオペランドとして与えら
れる。このデータリストと使用状況レジスタＲＡとの論
理和をとり、演算の結果、即ち、呼出時にメインルーチ
ンで使用中のレジスタＲＯ，Ｒ１，Ｒ３を１”で表した
レジスタリストを使用状況レジスタＲＡに書き込む。ま
た、サブルーチン５ＵＢＩの冒頭では、サブルーチン５
ＵＢＩで使用するレジスタＲ１，Ｒ２，Ｒ４に対応する
ビットを１”で表したデータリストが与えられる。使用
状況レジスタＲＡとデータリストとの論理積をとり、演
算結果、即ちサブルーチン５ｔｌＢ１とメインルーチン
とが共通して使用するレジスタ、本実施例ではレジスタ
Ｒ１の内容を主記憶装置２のスタック領域２２へ退避す
る。さらに、使用状況レジスタＲＡの値をスタック領域
２２に格納する。続いて、現在のＰＣの値をスタック領
域２２へ退避した後、サブルーチン５ＵＢＩのアドレス
をＰＣに格納して第１階層のサブルーチン５ＩＩＢＩの
呼出が完了する。
さらに、第１階層のサブルーチン５ＵＢＩから第２階層
のサブルーチン５ｔｌＢ２を呼び出す場合につき説明す
る。使用状況レジスタＲＡには、メインルーチンで使用
中のレジスタＲＯ，Ｒ１，Ｒ３のビットフィールドに“
１”が書き込まれている。第２階層のサブルーチン８０
８２を呼び出すと、サブルーチン５ＵＢ２のアドレスと
共に、サブルーチン５ＩＩＢＩにて現在使用中のレジス
タＩ？ｌ、Ｒ２，Ｒ４に対応するビットを１”で表した
データリストが呼出命令のオペランドとして与えられる
。このデータリストと使用状況レジスタＲＡとの論理和
をとり、演算の結果、即ち、呼出時までにメインルーチ
ン及びサブルーチン５ＵＢＩで使用中のレジスタＲＯ，
！？１．Ｒ２，Ｒ３，Ｒ４を“１”で表したレジスタリ
ストを使用状況レジスタＲＡに書き込む。また、サブル
ーチン５ＵＢ２の冒頭では、サブルーチン５ＵＢ２で使
用するレジスタ１７０． Ｒ３，Ｒ５に対応するビット
を“１”で表したデータリストが与えられる。使用状況
レジスタＲ＾とデータリストとの論理積をとり、演算結
果、即ち、メインルーチン及びサブルーチン５ＵＢＩと
サブルーチン５ＵＢ２とが共通して使用するレジスタ、
本実施例ではレジスタｔｌＯ，＋１３の内容を主記憶装
置２のスタック領域２２へ退避する。さらに、使用状況
レジスタＲＡの値をスタック領域２２に格納する。続い
て、現在のＰＣの値をスタック領域２２へ退避した後、
サブルーチン５ｔｌＢ２のアドレスをＰＣに格納して第
２階層の号ブルーチン５ＵＢ２の呼出が完了する。
のサブルーチン５ｔｌＢ２を呼び出す場合につき説明す
る。使用状況レジスタＲＡには、メインルーチンで使用
中のレジスタＲＯ，Ｒ１，Ｒ３のビットフィールドに“
１”が書き込まれている。第２階層のサブルーチン８０
８２を呼び出すと、サブルーチン５ＵＢ２のアドレスと
共に、サブルーチン５ＩＩＢＩにて現在使用中のレジス
タＩ？ｌ、Ｒ２，Ｒ４に対応するビットを１”で表した
データリストが呼出命令のオペランドとして与えられる
。このデータリストと使用状況レジスタＲＡとの論理和
をとり、演算の結果、即ち、呼出時までにメインルーチ
ン及びサブルーチン５ＵＢＩで使用中のレジスタＲＯ，
！？１．Ｒ２，Ｒ３，Ｒ４を“１”で表したレジスタリ
ストを使用状況レジスタＲＡに書き込む。また、サブル
ーチン５ＵＢ２の冒頭では、サブルーチン５ＵＢ２で使
用するレジスタ１７０． Ｒ３，Ｒ５に対応するビット
を“１”で表したデータリストが与えられる。使用状況
レジスタＲ＾とデータリストとの論理積をとり、演算結
果、即ち、メインルーチン及びサブルーチン５ＵＢＩと
サブルーチン５ＵＢ２とが共通して使用するレジスタ、
本実施例ではレジスタｔｌＯ，＋１３の内容を主記憶装
置２のスタック領域２２へ退避する。さらに、使用状況
レジスタＲＡの値をスタック領域２２に格納する。続い
て、現在のＰＣの値をスタック領域２２へ退避した後、
サブルーチン５ｔｌＢ２のアドレスをＰＣに格納して第
２階層の号ブルーチン５ＵＢ２の呼出が完了する。
サブルーチン５ＵＢ２又はサブルーチン５ＵＢＩからサ
ブルーチン５ＵＢ１又はメインルーチンへリターンする
際は、各階層へ分岐する都度、スタック領域２２に格納
した各階層の使用状況レジスタＩＩＡの値に基づき、退
避しであるレジスタの内容を復帰して分岐命令以降の命
令を再開する。
ブルーチン５ＵＢ１又はメインルーチンへリターンする
際は、各階層へ分岐する都度、スタック領域２２に格納
した各階層の使用状況レジスタＩＩＡの値に基づき、退
避しであるレジスタの内容を復帰して分岐命令以降の命
令を再開する。
本発明のデータ処理装置は、サブルーチンへ分岐する際
に、そのサブルーチンで、現ルーチンまでの階層で使用
中の全レジスタと共通して使用するレジスタのみの内容
を主記憶装置へ退避する構成とし、不必要な退避動作を
回避して処理速度を向上させるという優れた効果を奏す
る。
に、そのサブルーチンで、現ルーチンまでの階層で使用
中の全レジスタと共通して使用するレジスタのみの内容
を主記憶装置へ退避する構成とし、不必要な退避動作を
回避して処理速度を向上させるという優れた効果を奏す
る。
第１図は本発明に係るデータ処理装置のレジスタ構成を
示す概念図、第２図はマイクロコンピュータの概略構成
を示すブロック図である。
示す概念図、第２図はマイクロコンピュータの概略構成
を示すブロック図である。
Claims (1)
- （１）主記憶装置及び複数のレジスタを有し、複数階層
のサブルーチンへ分岐する処理が可能であって、各階層
のサブルーチンへ分岐する都度、レジスタの内容を主記
憶装置へ退避するデータ処理装置において、 サブルーチンへ分岐する際、実行中の現ル ーチンで使用しているレジスタを主記憶装置に記憶する
手段と、 サブルーチンへ分岐する都度、現ルーチン までの全階層のルーチンにて使用したレジスタを記憶す
るレジスタ記憶手段と、 サブルーチンへ分岐する都度、該サブルー チンで使用するレジスタを指定するレジスタ指定手段と
、 レジスタ指定手段が指定するレジスタとレ ジスタ記憶手段が記憶しているレジスタとに基づき、両
方に共通するレジスタを検出する手段と、 検出した共通レジスタのみの内容を主記憶 装置へ退避する手段と を備えたことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331762A JPH02173826A (ja) | 1988-12-26 | 1988-12-26 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331762A JPH02173826A (ja) | 1988-12-26 | 1988-12-26 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02173826A true JPH02173826A (ja) | 1990-07-05 |
Family
ID=18247334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331762A Pending JPH02173826A (ja) | 1988-12-26 | 1988-12-26 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02173826A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04147339A (ja) * | 1990-10-09 | 1992-05-20 | Nec Software Ltd | 情報処理装置 |
| US6495722B1 (en) | 2001-09-17 | 2002-12-17 | Huntsman Petrochemical Corporation | Mannich polyols for rigid spray foams |
| JP2020025753A (ja) * | 2018-08-13 | 2020-02-20 | 株式会社ソフイア | 遊技機 |
-
1988
- 1988-12-26 JP JP63331762A patent/JPH02173826A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04147339A (ja) * | 1990-10-09 | 1992-05-20 | Nec Software Ltd | 情報処理装置 |
| US6495722B1 (en) | 2001-09-17 | 2002-12-17 | Huntsman Petrochemical Corporation | Mannich polyols for rigid spray foams |
| JP2020025753A (ja) * | 2018-08-13 | 2020-02-20 | 株式会社ソフイア | 遊技機 |
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