JPH02172765A - サーマルヘッドの駆動装置 - Google Patents
サーマルヘッドの駆動装置Info
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- JPH02172765A JPH02172765A JP63330638A JP33063888A JPH02172765A JP H02172765 A JPH02172765 A JP H02172765A JP 63330638 A JP63330638 A JP 63330638A JP 33063888 A JP33063888 A JP 33063888A JP H02172765 A JPH02172765 A JP H02172765A
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- JP
- Japan
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- signal
- shift register
- circuit
- output circuit
- outputs
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- 238000010438 heat treatment Methods 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明ｒよ、たとえばファクシミリ装置の印字に使用
されるサーマルヘッドの駆動装置に関する。
されるサーマルヘッドの駆動装置に関する。
（ロ）従来の技術
第６図は従来のサーマルヘッドの一例を示す７１１気回
路図であり、発熱抵抗体１？ １〜＋１２０４８は３２
１Ａｌの６４ビットドライバーＤ１〜１）３２により駆
動される。第７図は第６図のドライバー１〕１〜Ｄ４の
内部構成を示す基本回路図、第８図は第６図の動作を説
明するタイミングヂャートである。
路図であり、発熱抵抗体１？ １〜＋１２０４８は３２
１Ａｌの６４ビットドライバーＤ１〜１）３２により駆
動される。第７図は第６図のドライバー１〕１〜Ｄ４の
内部構成を示す基本回路図、第８図は第６図の動作を説
明するタイミングヂャートである。
これらの図において、端子ｌより入力するＣＬＯＣＫ（
クロック）信号に同期させて端子２よりシリアル印字デ
ータをシフトレジスターＳＦ？へ送す込ム。
クロック）信号に同期させて端子２よりシリアル印字デ
ータをシフトレジスターＳＦ？へ送す込ム。
次に端ｒ３ ヨリｔ、Ａｒｃ＋＋（ｒｒ″Ｉｊをラッチ
回路ＬＣへ入力する。続いて、端子４から入力されるＢ
Ｅ ０（ｌｌｒｏｃｋ ｌシｎａｂｌｅＯｕｔｐｕｔ
）信号を！！ ｉ ｇ ｈにすることにより、端子５か
ら入力されるｓｒ＋＋ｏｕ＋：を信号によって発熱抵抗
体１ｊｌ＝ｌｉ２５６が駆動可能状態となる。Ｓ’ｆｆ
０１３Ｅ１−８ＴＲＯＢ１７８信号は第８図のように印
字に必要な期間だけ順次アクティブとなリーラインの印
字が終了４°るとＢＥＯ信号はＬｏｗとなる。
回路ＬＣへ入力する。続いて、端子４から入力されるＢ
Ｅ ０（ｌｌｒｏｃｋ ｌシｎａｂｌｅＯｕｔｐｕｔ
）信号を！！ ｉ ｇ ｈにすることにより、端子５か
ら入力されるｓｒ＋＋ｏｕ＋：を信号によって発熱抵抗
体１ｊｌ＝ｌｉ２５６が駆動可能状態となる。Ｓ’ｆｆ
０１３Ｅ１−８ＴＲＯＢ１７８信号は第８図のように印
字に必要な期間だけ順次アクティブとなリーラインの印
字が終了４°るとＢＥＯ信号はＬｏｗとなる。
（ハ）発明が解決しようとする課題
しかしながら、このような従来のサーマルヘプトは、信
号ラインが多くプリント基板の面積が大きくなるという
問題点があった。
号ラインが多くプリント基板の面積が大きくなるという
問題点があった。
この発明はこのような事情を考慮してなされたらので、
ンフＩ・レノスターの出力信号を印字データ１３号とし
て使用するだけでなく、Ｓ″ｒ ＲＯＢ Ｆ、信号に代
イつる信号として用いることにより、ＳＴＩ？ＯＢＥ信
号回路を省略して、サーマルヘッドの小型・軽重・低コ
スト化を可能にするサーマルヘッド駆動装置を提供する
しのである。
ンフＩ・レノスターの出力信号を印字データ１３号とし
て使用するだけでなく、Ｓ″ｒ ＲＯＢ Ｆ、信号に代
イつる信号として用いることにより、ＳＴＩ？ＯＢＥ信
号回路を省略して、サーマルヘッドの小型・軽重・低コ
スト化を可能にするサーマルヘッド駆動装置を提供する
しのである。
（ニ）課題を解決するための手段
この発明は、−ラインにつきｐドツトの印字を行うｐ
ｖ４の発熱抵抗体を備え、それらの発熱抵抗体をｎ個の
ブロックに分け、ｌブロック毎に順番にシリアル印字デ
ータに基づいて通電制御を行うように（１カ成したサー
マルヘッドの駆動装置において、クロック信号に同期し
てデータ信号を受け入れる１桁のシフトレジスターと、
−ライン毎に、１桁のシリアル印字データと、ソフトレ
ノスターの全桁をクリアする第１クリア信号と、ｐ／ｎ
桁のアクティブ信号と、シフトレジスターのｐ／ｎ桁を
クリアすることが可能な（ｎ−１）個の第２クリア１，
５号とを、順次、所定時間間隔をおいて出力するデータ
信号出力回路と、データ信号出力回路の出力に対応して
クロック信号をシフトレジスターに入力するクロック信
号出力回路と、６７１記シリアル印字データ出力期間と
第１クリア信号出力期間との間隙にラッチ信号を出力す
るラッチ信号出力回路と、ｎ；ｉ記データ信号出力回路
が前記ｐ／口桁のアクティブ信号および第２クリア信号
を出力する毎に各ブロックの発熱抵抗体の印字通電期間
に対応するアクティブ信号を出力するブロック選択信号
出力回路と、ラッチ信号を受けてシフトレジスターの出
力をラッチするラッチ回路と、各１氏流発熱体に接続さ
れ、シフトレジスターとラッチ回路とブロック通電信号
出力回路からの出力を受け、それらの論理積によって抵
抗発熱体に通電電圧を出力する論理積回路とを備えたこ
とを特徴とするサーマルヘッド駆動装置である。
ｖ４の発熱抵抗体を備え、それらの発熱抵抗体をｎ個の
ブロックに分け、ｌブロック毎に順番にシリアル印字デ
ータに基づいて通電制御を行うように（１カ成したサー
マルヘッドの駆動装置において、クロック信号に同期し
てデータ信号を受け入れる１桁のシフトレジスターと、
−ライン毎に、１桁のシリアル印字データと、ソフトレ
ノスターの全桁をクリアする第１クリア信号と、ｐ／ｎ
桁のアクティブ信号と、シフトレジスターのｐ／ｎ桁を
クリアすることが可能な（ｎ−１）個の第２クリア１，
５号とを、順次、所定時間間隔をおいて出力するデータ
信号出力回路と、データ信号出力回路の出力に対応して
クロック信号をシフトレジスターに入力するクロック信
号出力回路と、６７１記シリアル印字データ出力期間と
第１クリア信号出力期間との間隙にラッチ信号を出力す
るラッチ信号出力回路と、ｎ；ｉ記データ信号出力回路
が前記ｐ／口桁のアクティブ信号および第２クリア信号
を出力する毎に各ブロックの発熱抵抗体の印字通電期間
に対応するアクティブ信号を出力するブロック選択信号
出力回路と、ラッチ信号を受けてシフトレジスターの出
力をラッチするラッチ回路と、各１氏流発熱体に接続さ
れ、シフトレジスターとラッチ回路とブロック通電信号
出力回路からの出力を受け、それらの論理積によって抵
抗発熱体に通電電圧を出力する論理積回路とを備えたこ
とを特徴とするサーマルヘッド駆動装置である。
第１図は上記構成を説明するブロック図、第２図は第１
図の各信号のタイムヂャートであり、１０１はサーマル
ヘッド、ｒｌ＝ｒｐはｐ個の発熱抵抗体であり、発熱抵
抗体ｒ１〜ｒｐはｎ個のブ【７ツクに分割され、Ｉブロ
ックづつ順番に通電制御される。１０２はり〔ｌツク信
号に同期してデータ信号（ＤＡＴＡ）を受け入れる１桁
のシフトレジスタ、１０３は一ライン毎に、１桁のシリ
アル印字データＤ１とシフトレジスターの全桁をクリア
ーする第１クリアー信号Ｄ２とｐ／ｎ桁のアクティブ信
号Ｄ３とシフトレジスター１０２のｐ／ｎ桁をクリアー
する第２クリアー信号５１＝Ｓｎ−１とを所定時間間隔
をおいて順次出力するデータ信号出力回路、１０４はデ
ータ信号出力回路１０３の出力に対応してクロック信号
（ＣＬＯＣに）をシフトレジスター［０２に出力するク
ロック信号出力回路、１０５はシリアル印字データＤＩ
の出力期間とを第１クリアー信号Ｄ２の出力期間との間
隙にラッチ信号（ＬＡＴＣｌｌ ）を出力するラッチ信
号出力回路、ＬＯＧはアクティブ信号Ｄ３および第２ク
リアー信号５ｔ−Ｓロー１が出力された直後に６ブロツ
クの発熱抵抗体の印字通電期間に対応するアクティブ信
号（１３Ｅｏ）を出力するブロック選択信号出力回路で
ある。
図の各信号のタイムヂャートであり、１０１はサーマル
ヘッド、ｒｌ＝ｒｐはｐ個の発熱抵抗体であり、発熱抵
抗体ｒ１〜ｒｐはｎ個のブ【７ツクに分割され、Ｉブロ
ックづつ順番に通電制御される。１０２はり〔ｌツク信
号に同期してデータ信号（ＤＡＴＡ）を受け入れる１桁
のシフトレジスタ、１０３は一ライン毎に、１桁のシリ
アル印字データＤ１とシフトレジスターの全桁をクリア
ーする第１クリアー信号Ｄ２とｐ／ｎ桁のアクティブ信
号Ｄ３とシフトレジスター１０２のｐ／ｎ桁をクリアー
する第２クリアー信号５１＝Ｓｎ−１とを所定時間間隔
をおいて順次出力するデータ信号出力回路、１０４はデ
ータ信号出力回路１０３の出力に対応してクロック信号
（ＣＬＯＣに）をシフトレジスター［０２に出力するク
ロック信号出力回路、１０５はシリアル印字データＤＩ
の出力期間とを第１クリアー信号Ｄ２の出力期間との間
隙にラッチ信号（ＬＡＴＣｌｌ ）を出力するラッチ信
号出力回路、ＬＯＧはアクティブ信号Ｄ３および第２ク
リアー信号５ｔ−Ｓロー１が出力された直後に６ブロツ
クの発熱抵抗体の印字通電期間に対応するアクティブ信
号（１３Ｅｏ）を出力するブロック選択信号出力回路で
ある。
（：ｌ； ）作用
第１図および第２図においてデータ信号出力回路！０３
がシリアル印字データＤｌを出力し、クロック信号出力
回路【０４がそれに対応するクロブク信号を出力すると
、シリアル印字データＤＩはシフトレジスター１０２に
取り込まれる。次に、ラッチ信号出力回路１０５がラッ
チ信号（ＬＡＴＣｌ−１）を出力すると、シフトレジス
ター１０２に取り込まれたシリアル印字データＤ【がラ
ッチ回路１０７にラッチされる。次に、データ信号出力
回路１０３からの第１クリアー信号Ｄ２がシフトレノス
ター１０２に取り込まれると、シフトレジスター１０２
の全桁がクリアーされる。次に、データ信号出力回路１
０３からシフトレジスター！０２にｐ／ｎ桁のアクティ
ブ信号Ｄ３が取り込まれると、シフトレジスター１０２
は最初のｐ／ｎ桁ずべてがアクティブ信号を出力する。
がシリアル印字データＤｌを出力し、クロック信号出力
回路【０４がそれに対応するクロブク信号を出力すると
、シリアル印字データＤＩはシフトレジスター１０２に
取り込まれる。次に、ラッチ信号出力回路１０５がラッ
チ信号（ＬＡＴＣｌ−１）を出力すると、シフトレジス
ター１０２に取り込まれたシリアル印字データＤ【がラ
ッチ回路１０７にラッチされる。次に、データ信号出力
回路１０３からの第１クリアー信号Ｄ２がシフトレノス
ター１０２に取り込まれると、シフトレジスター１０２
の全桁がクリアーされる。次に、データ信号出力回路１
０３からシフトレジスター！０２にｐ／ｎ桁のアクティ
ブ信号Ｄ３が取り込まれると、シフトレジスター１０２
は最初のｐ／ｎ桁ずべてがアクティブ信号を出力する。
従って、ブロック選択信号回路の出力（ＢＥＯ）がアク
ティブになると論理積回路ＡＩ−Ａｋ （ｋ＝ｐ／ｎ）
の出力はシリアル印字データに対応してｐ ／ ｎ ｕ
の発熱抵抗体Ｆｉｌ−１ｋを駆動する。次に、第２クリ
アー信号Ｓ１がデータ信号用ノＪ回路１０３から出力さ
れると、シフトレジスターはすでに格納している。ｐ
／ ｎ桁のアクティブ信号をｐ／ｎ桁だけンフ１−４“
るので、上記と同様にして次のｐ ／ ＝＝ ｅＡの発
熱抵抗体が駆動する。この動作が順次繰り返されてｎ個
のブロックに分割された発熱抵抗体か１ブロツクずつ順
番にノリアル印字データに基づいて通電制御される。従
って、従来ブロック毎に入力されていたのストローブ（
Ｓ１’ＲＯＢＥ１−６ＴＩ？０ＢＩＥ８）信号回路が省
略され、サーマルヘッドが簡略化される。
ティブになると論理積回路ＡＩ−Ａｋ （ｋ＝ｐ／ｎ）
の出力はシリアル印字データに対応してｐ ／ ｎ ｕ
の発熱抵抗体Ｆｉｌ−１ｋを駆動する。次に、第２クリ
アー信号Ｓ１がデータ信号用ノＪ回路１０３から出力さ
れると、シフトレジスターはすでに格納している。ｐ
／ ｎ桁のアクティブ信号をｐ／ｎ桁だけンフ１−４“
るので、上記と同様にして次のｐ ／ ＝＝ ｅＡの発
熱抵抗体が駆動する。この動作が順次繰り返されてｎ個
のブロックに分割された発熱抵抗体か１ブロツクずつ順
番にノリアル印字データに基づいて通電制御される。従
って、従来ブロック毎に入力されていたのストローブ（
Ｓ１’ＲＯＢＥ１−６ＴＩ？０ＢＩＥ８）信号回路が省
略され、サーマルヘッドが簡略化される。
（へ）実施例
以下、図面に示す実施例に基づいて、この発明を詳述す
る。これによってこの発明が限定される乙のではない。
る。これによってこの発明が限定される乙のではない。
第３図はこの発明の一実施例を示す電気回路図であり、
１０はサーマルヘッド、ＩＩ〜２【は端子、１１〜Ｉｔ
２０４８は発熱抵抗体（−ライン）Ｄｒｊｌ−ＤＩＺ
３２は６４ビツトドライバー、ＣＩ。
１０はサーマルヘッド、ＩＩ〜２【は端子、１１〜Ｉｔ
２０４８は発熱抵抗体（−ライン）Ｄｒｊｌ−ＤＩＺ
３２は６４ビツトドライバー、ＣＩ。
Ｃ２はコンデンサ、’ｒ！−１はサーミスターである。
第４図は第３図のドライバーＤ Ｉｔ ｌ −１） Ｉ
ｔ ３２の内部回路を説明する等価回路図であり、Ｂ１
−８２０４８は発熱抵抗体Ｒ１〜Ｉｔ ２０４８に通電
４′るインバータ、Ａ１〜Δ２０４８はインバータＢ〜
Ｂ２０４Ｈに出力するＡＮＤゲート、２４は端子１３か
ら入力されるＢ Ｅ Ｏ（Ｂｒｏｃｋ Ｃｎａｂｌｅ
０ｕｔｐｕｔ）信号を受けてへＮＤゲート２５に出力す
るインバータ、２６および２７は端子Ｉ４からのＬＡＴ
Ｃ１１信号を受けてラッチ回路２２に出力するインバー
タ、２３はシフトレジスター、３０は端子１３からのＤ
ＡＴＡ信号を受けてシフトレジスター１７へ出力する増
幅器、２８および２９は端子１５からのＣＬＯ（Ｊ信号
を受けてシフトレジスター２３に出力するインバータで
ある。、シフトレジスター２３とラッチ回路２２とＡＮ
Ｄゲート２５の出力がそれぞれＡＮＤゲートＡｌ−Ａ２
０４Ｂに入力されている。
ｔ ３２の内部回路を説明する等価回路図であり、Ｂ１
−８２０４８は発熱抵抗体Ｒ１〜Ｉｔ ２０４８に通電
４′るインバータ、Ａ１〜Δ２０４８はインバータＢ〜
Ｂ２０４Ｈに出力するＡＮＤゲート、２４は端子１３か
ら入力されるＢ Ｅ Ｏ（Ｂｒｏｃｋ Ｃｎａｂｌｅ
０ｕｔｐｕｔ）信号を受けてへＮＤゲート２５に出力す
るインバータ、２６および２７は端子Ｉ４からのＬＡＴ
Ｃ１１信号を受けてラッチ回路２２に出力するインバー
タ、２３はシフトレジスター、３０は端子１３からのＤ
ＡＴＡ信号を受けてシフトレジスター１７へ出力する増
幅器、２８および２９は端子１５からのＣＬＯ（Ｊ信号
を受けてシフトレジスター２３に出力するインバータで
ある。、シフトレジスター２３とラッチ回路２２とＡＮ
Ｄゲート２５の出力がそれぞれＡＮＤゲートＡｌ−Ａ２
０４Ｂに入力されている。
このような構成における動作を第５図に示すフローチャ
ー！−を用いて説明４°る。まず、期間゛Ｉ′１におい
て端子Ｉ２から２０４８ビツト（−ライン分）のシリア
ル印字データを含むＤＡＴＡ信号が、ＣＬＯＣＫ信号に
同期してシフトレジスター２３に入力されると、シフト
レジスター２３はシリアル印字データを２０４８桁の印
字データとして格納する。次に、期間′■゛２において
端子１４からラッチ信号がラッチ回路２２に入力される
と、シフトレジスター２３に格納されているシリアル印
字データはラッチ回路２２にラッチされる。次に、期間
１）３においてシフトレジスター２３に端子Ｉ２から２
０４８ビツトのクリア信号がＣＬＯＣに信号と共にシフ
トレジスター２３に入力されると、シフトレジスター２
３の全桁がクリアされる。次に、期間Ｔ４において、端
子１２から２５６ビツトのアクティブ信号がＣＬＯＣＫ
信号と共にシフトレジスター２３に入力されると、シフ
トレジスターの最初の２５６桁にアクティブ信号が格納
される（その他の桁はクリアされている）。次に、期間
Ｔ５において、端子１３から入力される［３ＥＯ信号が
アクティブになると、ラッチ回路２２にラッチされてい
るシリアル印字データのうち第１ブロツク（２５６桁）
のデータに対応してＡＮＤゲートＡ１〜Δ２５Ｇが出力
し、インバータ０１〜８２５６によって発熱抵抗体Ｒ１
〜Ｒ２５６に出力され、発熱抵抗体ＩＮ！−１１２５６
が駆動される。次に、期間′ｒ６において、２５６ビツ
トのクリア信号がシフトレジスター２３にクロック信号
と共に入力されると、シフトレジスター２３に格納され
ている２５６桁のアクティブ信号が２５６桁だけシフト
される。次に、期間′ｌ゛７において再びＢＥＯ信号が
アクティブになると、ラッチ回路２２にラッチされてい
る、２０４８ビツトのシリアル印字データのうち、次の
２５６ビツトのデータに対応してＡＮＤゲートＡ２５７
〜Ａ３１２が出力し第２ブロツクの発熱抵抗体Ｉｔ ２
５７〜ｒＬ５１２が駆動される。このような動作が期間
′ｒ８〜Ｔ１９において順次繰り返されて、ラッチ回路
２２にラッチされている一ライン２０４８ビツトのシリ
アル印字データは８ブロツクに分割された発熱抵抗体Ｒ
１〜ｌ’Ｌ ２０４８を駆動する。従って、従来、発熱
抵抗体をブロックごとに駆動させるために必要としたス
ト［Ｉ−ブ（ＳＴ＋？０肛）信号回路か不要となり、ザ
ーマルヘッドの構成が簡略化される。
ー！−を用いて説明４°る。まず、期間゛Ｉ′１におい
て端子Ｉ２から２０４８ビツト（−ライン分）のシリア
ル印字データを含むＤＡＴＡ信号が、ＣＬＯＣＫ信号に
同期してシフトレジスター２３に入力されると、シフト
レジスター２３はシリアル印字データを２０４８桁の印
字データとして格納する。次に、期間′■゛２において
端子１４からラッチ信号がラッチ回路２２に入力される
と、シフトレジスター２３に格納されているシリアル印
字データはラッチ回路２２にラッチされる。次に、期間
１）３においてシフトレジスター２３に端子Ｉ２から２
０４８ビツトのクリア信号がＣＬＯＣに信号と共にシフ
トレジスター２３に入力されると、シフトレジスター２
３の全桁がクリアされる。次に、期間Ｔ４において、端
子１２から２５６ビツトのアクティブ信号がＣＬＯＣＫ
信号と共にシフトレジスター２３に入力されると、シフ
トレジスターの最初の２５６桁にアクティブ信号が格納
される（その他の桁はクリアされている）。次に、期間
Ｔ５において、端子１３から入力される［３ＥＯ信号が
アクティブになると、ラッチ回路２２にラッチされてい
るシリアル印字データのうち第１ブロツク（２５６桁）
のデータに対応してＡＮＤゲートＡ１〜Δ２５Ｇが出力
し、インバータ０１〜８２５６によって発熱抵抗体Ｒ１
〜Ｒ２５６に出力され、発熱抵抗体ＩＮ！−１１２５６
が駆動される。次に、期間′ｒ６において、２５６ビツ
トのクリア信号がシフトレジスター２３にクロック信号
と共に入力されると、シフトレジスター２３に格納され
ている２５６桁のアクティブ信号が２５６桁だけシフト
される。次に、期間′ｌ゛７において再びＢＥＯ信号が
アクティブになると、ラッチ回路２２にラッチされてい
る、２０４８ビツトのシリアル印字データのうち、次の
２５６ビツトのデータに対応してＡＮＤゲートＡ２５７
〜Ａ３１２が出力し第２ブロツクの発熱抵抗体Ｉｔ ２
５７〜ｒＬ５１２が駆動される。このような動作が期間
′ｒ８〜Ｔ１９において順次繰り返されて、ラッチ回路
２２にラッチされている一ライン２０４８ビツトのシリ
アル印字データは８ブロツクに分割された発熱抵抗体Ｒ
１〜ｌ’Ｌ ２０４８を駆動する。従って、従来、発熱
抵抗体をブロックごとに駆動させるために必要としたス
ト［Ｉ−ブ（ＳＴ＋？０肛）信号回路か不要となり、ザ
ーマルヘッドの構成が簡略化される。
（ト）発明の効果
この発明によれば発熱抵抗体を分割駆動する場合に、ス
トローブ信号回路が不要となりプリント基板が小さくな
るので、ザーマルヘッドの小型化および低コスト化が図
られる。
トローブ信号回路が不要となりプリント基板が小さくな
るので、ザーマルヘッドの小型化および低コスト化が図
られる。
第１図はこの発明の構成を示すブロック図、第２図は第
１図の作用を説明するフローチャート、第３図はこの発
明の一実施例の要部を示す電気回路図、第４図は第３図
の要部等価回路図、第５図は第４図の動作を説明するタ
イムチャート、第６図は従来例を示す第３図対応図、第
７図は従来例の第４図対応図、第８図は従来例の第５図
対応図である。 ＩＩ Ｉ〜ｉｔ ２０４８・・・・・・発熱抵抗体、Δ
ｌ〜Δ２０４８・・・・・・ＡＮＤゲート、２２・・・
・・・ラッチ回路、 ２３・・・・・・シフトレジスター 第２図 簗 図
１図の作用を説明するフローチャート、第３図はこの発
明の一実施例の要部を示す電気回路図、第４図は第３図
の要部等価回路図、第５図は第４図の動作を説明するタ
イムチャート、第６図は従来例を示す第３図対応図、第
７図は従来例の第４図対応図、第８図は従来例の第５図
対応図である。 ＩＩ Ｉ〜ｉｔ ２０４８・・・・・・発熱抵抗体、Δ
ｌ〜Δ２０４８・・・・・・ＡＮＤゲート、２２・・・
・・・ラッチ回路、 ２３・・・・・・シフトレジスター 第２図 簗 図
Claims (1)
- 【特許請求の範囲】 １、一ラインにつきｐドットの印字を行うｐ個の発熱抵
抗体を備え、それらの発熱抵抗体をｎ個のブロックに分
け、１ブロック毎に順番にシリアル印字データに基づい
て通電制御を行うように構成したサーマルヘッドの駆動
装置において、クロック信号に同期してデータ信号を受
け入れるｐ桁のシフトレジスターと、 一ライン毎に、ｐ桁のシリアル印字データと、シフトレ
ジスターの全桁をクリアする第１クリア信号と、ｐ／ｎ
桁のアクティブ信号と、シフトレジスターのｐ／ｎ桁を
クリアすることが可能な（ｎ−１）個の第２クリア信号
とを、順次、所定時間間隔をおいて出力するデータ信号
出力回路と、データ信号出力回路の出力に対応してクロ
ック信号をシフトレジスターに入力するクロック信号出
力回路と、 前記シリアル印字データ出力期間と第１クリア信号出力
期間との間隙にラッチ信号を出力するラッチ信号出力回
路と、 前記データ信号出力回路が前記ｐ／ｎ桁のアクティブ信
号および第２クリア信号を出力する毎に各ブロックの発
熱抵抗体の印字通電期間に対応するアクティブ信号を出
力するブロック選択信号出力回路と、 ラッチ信号を受けてシフトレジスターの出力をラッチす
るラッチ回路と、 各抵抗発熱体に接続され、シフトレジスターとラッチ回
路とブロック通電信号出力回路からの出力を受け、それ
らの論理積によって抵抗発熱体に通電電圧を出力する論
理積回路とを備えたことを特徴とするサーマルヘッドの
駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330638A JPH02172765A (ja) | 1988-12-26 | 1988-12-26 | サーマルヘッドの駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330638A JPH02172765A (ja) | 1988-12-26 | 1988-12-26 | サーマルヘッドの駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02172765A true JPH02172765A (ja) | 1990-07-04 |
Family
ID=18234907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63330638A Pending JPH02172765A (ja) | 1988-12-26 | 1988-12-26 | サーマルヘッドの駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02172765A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012116075A (ja) * | 2010-11-30 | 2012-06-21 | Fujitsu Component Ltd | サーマルヘッド、及びサーマルプリンタ |
| CN111823723A (zh) * | 2019-04-23 | 2020-10-27 | 罗姆股份有限公司 | 热敏打印头用的驱动ic、热敏打印头、和热敏打印头的布线图案 |
-
1988
- 1988-12-26 JP JP63330638A patent/JPH02172765A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012116075A (ja) * | 2010-11-30 | 2012-06-21 | Fujitsu Component Ltd | サーマルヘッド、及びサーマルプリンタ |
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