JPH0216665B2 - - Google Patents
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- JPH0216665B2 JPH0216665B2 JP57013746A JP1374682A JPH0216665B2 JP H0216665 B2 JPH0216665 B2 JP H0216665B2 JP 57013746 A JP57013746 A JP 57013746A JP 1374682 A JP1374682 A JP 1374682A JP H0216665 B2 JPH0216665 B2 JP H0216665B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- series circuit
- primary winding
- resistor
- Prior art date
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- Expired - Lifetime
Links
- 238000004804 winding Methods 0.000 claims description 35
- 239000003990 capacitor Substances 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
本発明は直流電源を一対のコンデンサにより分
圧し、交互に導通する一対のトランジスタに印加
する電圧を半減できるようにしたインバータ回路
において、電力損を少なくして効率をよくしたも
のである。
圧し、交互に導通する一対のトランジスタに印加
する電圧を半減できるようにしたインバータ回路
において、電力損を少なくして効率をよくしたも
のである。
第１図はこの種の従来のインバータ回路を示
し、同図において、P1，P2は直流電源Ｅが接続
されている入力端子であり、この両端子P1，P2
にチヨークCH1を介してインダクタンス素子CH2
とその両端に接続された同一容量の一対のコンデ
ンサC3，C4との直列回路が接続されている。そ
して該コンデンサC3とインダクタンス素子CH2と
の直列回路の両端には、インバータトランスＴの
１次巻線を二分割した一方の１次巻線NP1と、エ
ミツタ、コレクタを介して接続されるトランジス
タTR1との直列回路が接続され、その直列回路に
バイアス抵抗R1とダイオードD1との直列回路が
並列接続されている。また、コンデンサC4とイ
ンダクタンス素子CH2との直列回路の両端には、
同様に分割した他方の１次巻線NP2とトランジス
タTR2との直列回路が接続され、その直列回路に
バイアス抵抗R2とダイオードD2との直列回路が
並列接続されている。NB1，NB2は互いに二分
割されたトランスＴの帰還巻線で、一方の帰還巻
線NB1はその一端がトランジスタTR1のベースに
接続され、他端が抵抗R1とダイオードD3との間
に接続されており、帰還巻線NB2はその一端が
トランジスタTR2のベースに接続され、他端が抵
抗R2とダイオードD2との間に接続されている。
C1，C2は１次巻線NP1，NP2に夫々並列に接続し
た共振コンデンサである。P3，P4は負荷Ｌが接
続される２次巻線NSの出力端子である。
し、同図において、P1，P2は直流電源Ｅが接続
されている入力端子であり、この両端子P1，P2
にチヨークCH1を介してインダクタンス素子CH2
とその両端に接続された同一容量の一対のコンデ
ンサC3，C4との直列回路が接続されている。そ
して該コンデンサC3とインダクタンス素子CH2と
の直列回路の両端には、インバータトランスＴの
１次巻線を二分割した一方の１次巻線NP1と、エ
ミツタ、コレクタを介して接続されるトランジス
タTR1との直列回路が接続され、その直列回路に
バイアス抵抗R1とダイオードD1との直列回路が
並列接続されている。また、コンデンサC4とイ
ンダクタンス素子CH2との直列回路の両端には、
同様に分割した他方の１次巻線NP2とトランジス
タTR2との直列回路が接続され、その直列回路に
バイアス抵抗R2とダイオードD2との直列回路が
並列接続されている。NB1，NB2は互いに二分
割されたトランスＴの帰還巻線で、一方の帰還巻
線NB1はその一端がトランジスタTR1のベースに
接続され、他端が抵抗R1とダイオードD3との間
に接続されており、帰還巻線NB2はその一端が
トランジスタTR2のベースに接続され、他端が抵
抗R2とダイオードD2との間に接続されている。
C1，C2は１次巻線NP1，NP2に夫々並列に接続し
た共振コンデンサである。P3，P4は負荷Ｌが接
続される２次巻線NSの出力端子である。
次に動作を説明すると、トランジスタTR1，
TR2のいずれかをバイアス抵抗R1，R2を介して
ベース電流をを流してオンさせ、帰還巻線NB1，
NB2に誘起される電圧によりトランジスタTR1，
TR2を交互にオン、オフさせて２次巻線NSに所
定周波の交流電力を誘起させる。即ち、帰還巻線
NB1，NB2に誘起される電圧は１次巻線NP1，
NP2のインダクタンスと共振コンデンサC1，C2
の容量とで決定される共振電圧と同期の正弦波の
電圧であり、その極性は共振に従つて交番し、帰
還巻線NB1，NB2の極性によりバイアス抵抗R1，
R2を介して流れる電流をトランジスタTR1のベ
ースかトランジスタTR2のベースに流し、トラン
ジスタTR1，TR2をオンオフさせる。例えば帰還
巻線NB1，NB2の極性が第１図のようになつて
いる場合、帰還巻線NB1，NB2の電圧によりト
ランジスタTR2のベース、エミツタ間が順方向、
トランジスタTR1のベース、エミツタ間が逆方向
に電圧が印加される為、バイアス抵抗R2を介し
てトランジスタTR2のベースに電流が流れ、トラ
ンジスタTR2がオンになり、トランジスタTR1が
オフになり、帰還巻線NB1，NB2の極性が反転
するとトランジスタTR1がオフしトランジスタ
TR2がオンになる。トランジスタTR1，TR2に流
れるベース電流は電源Ｅの電圧、バイアス抵抗
R1，R2の抵抗値及び帰還巻線NB1，NB2の電圧
で決定される。そして、動作の際に直流電源Ｅは
コンデンサC1，C2により分圧され、１次巻線
NP1，NP2に半減された電圧が印加するので、ト
ランジスタTR1，TR2に印加される電圧を半減で
き、従つてインバータ回路を高入力電源で動作さ
せても、低い耐圧のトランジスタTR1，TR2を使
用することができ、安上りとなり、しかも高周波
特性も良好となる。
TR2のいずれかをバイアス抵抗R1，R2を介して
ベース電流をを流してオンさせ、帰還巻線NB1，
NB2に誘起される電圧によりトランジスタTR1，
TR2を交互にオン、オフさせて２次巻線NSに所
定周波の交流電力を誘起させる。即ち、帰還巻線
NB1，NB2に誘起される電圧は１次巻線NP1，
NP2のインダクタンスと共振コンデンサC1，C2
の容量とで決定される共振電圧と同期の正弦波の
電圧であり、その極性は共振に従つて交番し、帰
還巻線NB1，NB2の極性によりバイアス抵抗R1，
R2を介して流れる電流をトランジスタTR1のベ
ースかトランジスタTR2のベースに流し、トラン
ジスタTR1，TR2をオンオフさせる。例えば帰還
巻線NB1，NB2の極性が第１図のようになつて
いる場合、帰還巻線NB1，NB2の電圧によりト
ランジスタTR2のベース、エミツタ間が順方向、
トランジスタTR1のベース、エミツタ間が逆方向
に電圧が印加される為、バイアス抵抗R2を介し
てトランジスタTR2のベースに電流が流れ、トラ
ンジスタTR2がオンになり、トランジスタTR1が
オフになり、帰還巻線NB1，NB2の極性が反転
するとトランジスタTR1がオフしトランジスタ
TR2がオンになる。トランジスタTR1，TR2に流
れるベース電流は電源Ｅの電圧、バイアス抵抗
R1，R2の抵抗値及び帰還巻線NB1，NB2の電圧
で決定される。そして、動作の際に直流電源Ｅは
コンデンサC1，C2により分圧され、１次巻線
NP1，NP2に半減された電圧が印加するので、ト
ランジスタTR1，TR2に印加される電圧を半減で
き、従つてインバータ回路を高入力電源で動作さ
せても、低い耐圧のトランジスタTR1，TR2を使
用することができ、安上りとなり、しかも高周波
特性も良好となる。
ところが、このインバータ回路では以下の問題
がある。即ち、トランジスタTR1，TR2がオフの
とき、バイアス抵抗R1，R2を流れる電流はダイ
オードD1，D2に流れ、トランジスタTR1，TR2
がオンのとき、バイアス抵抗R1，R2に流れる電
流はトランジスタTR1，TR2のベースに流れる
が、前者のトランジスタTR1，TR2がオフの場合
には、バイアス抵抗R1，R2に流れる電流はトラ
ンジスタTR1，TR2のベース電流とならず、従つ
て無駄な電力損を生じ、インバータ回路の効率が
非常に悪くなつた。
がある。即ち、トランジスタTR1，TR2がオフの
とき、バイアス抵抗R1，R2を流れる電流はダイ
オードD1，D2に流れ、トランジスタTR1，TR2
がオンのとき、バイアス抵抗R1，R2に流れる電
流はトランジスタTR1，TR2のベースに流れる
が、前者のトランジスタTR1，TR2がオフの場合
には、バイアス抵抗R1，R2に流れる電流はトラ
ンジスタTR1，TR2のベース電流とならず、従つ
て無駄な電力損を生じ、インバータ回路の効率が
非常に悪くなつた。
本発明は上記問題点を解消したもので、その時
徴とするところは、インバータトランスＴの１次
巻線側の直流電源Ｅの両端に、チヨークCH1を介
してインダクタンス素子CH2とその両端に接続さ
れた一対のコンデンサC3，C4との直列回路が接
続され、一方のコンデンサC3とインダクタンス
素子CH2との直列回路の両端に、インバータトラ
ンスＴの１次巻線を二分割した一方の１次巻線
NP1とトランジスタTR1との直列回路が接続さ
れ、他方のコンデンサC4とインダクタンス素子
CH2との直列回路の両端に、インバータトランス
Ｔの１次巻線を二分割した他方の１次巻線NP2と
トランジスタTR2との直列回路が接続され、前記
各トランジスタTR1，TR2に、ベース電流を流す
ためのバイアス抵抗R1，R2が夫々接続されたイ
ンバータ回路において、 前記各バイアス抵抗R1，R2に直列に電流制御
用トランジスタTR3，TR4が夫々に設けられ、前
記二分割した一方の１次巻線NP1とトランジスタ
TR1との直列回路に、抵抗R3とトランジスタ
TR5との直列回路が並列接続されると共に、前記
二分割した他方の１次巻線NP2とトランジスタ
TR2との直列回路に、抵抗R4とトランジスタ
TR6との直列回路が並列接続され、これらトラン
ジスタTR5，TR6と抵抗R3，R4により、前記ト
ランジスタTR1，TR2のオフを検出して電流制御
用トランジスタTR3，TR4のベース電流を抑える
一対のベース電流制御回路Q1，Q2が構成されて
いる点にある。
徴とするところは、インバータトランスＴの１次
巻線側の直流電源Ｅの両端に、チヨークCH1を介
してインダクタンス素子CH2とその両端に接続さ
れた一対のコンデンサC3，C4との直列回路が接
続され、一方のコンデンサC3とインダクタンス
素子CH2との直列回路の両端に、インバータトラ
ンスＴの１次巻線を二分割した一方の１次巻線
NP1とトランジスタTR1との直列回路が接続さ
れ、他方のコンデンサC4とインダクタンス素子
CH2との直列回路の両端に、インバータトランス
Ｔの１次巻線を二分割した他方の１次巻線NP2と
トランジスタTR2との直列回路が接続され、前記
各トランジスタTR1，TR2に、ベース電流を流す
ためのバイアス抵抗R1，R2が夫々接続されたイ
ンバータ回路において、 前記各バイアス抵抗R1，R2に直列に電流制御
用トランジスタTR3，TR4が夫々に設けられ、前
記二分割した一方の１次巻線NP1とトランジスタ
TR1との直列回路に、抵抗R3とトランジスタ
TR5との直列回路が並列接続されると共に、前記
二分割した他方の１次巻線NP2とトランジスタ
TR2との直列回路に、抵抗R4とトランジスタ
TR6との直列回路が並列接続され、これらトラン
ジスタTR5，TR6と抵抗R3，R4により、前記ト
ランジスタTR1，TR2のオフを検出して電流制御
用トランジスタTR3，TR4のベース電流を抑える
一対のベース電流制御回路Q1，Q2が構成されて
いる点にある。
以下、本発明を図示の実施例に従つて説明する
と、第２図に示すように、バイアス抵抗R1，R2
に直列に電流制御用トランジスタTR3，TR4を設
けると共に、第１図のダイオードD1，D2に代え
てトランジスタTR5，TR6を設け、このトランジ
スタTR5，TR6と抵抗R3，R4により、トランジ
スタTR1，TR2のオフを検出して電流制御用トラ
ンジスタTR3，TR4のベース電流を抑えるベース
電圧制御回路Q1，Q2を構成している。
と、第２図に示すように、バイアス抵抗R1，R2
に直列に電流制御用トランジスタTR3，TR4を設
けると共に、第１図のダイオードD1，D2に代え
てトランジスタTR5，TR6を設け、このトランジ
スタTR5，TR6と抵抗R3，R4により、トランジ
スタTR1，TR2のオフを検出して電流制御用トラ
ンジスタTR3，TR4のベース電流を抑えるベース
電圧制御回路Q1，Q2を構成している。
動作の説明すると、トランジスタTR1がオフの
とき、トランジスタTR5がオンし、トランジスタ
TR5がオンすることにより電流制御用トランジス
タTR3のベース電圧が低く（約0.2V）なり、バ
イアス抵抗R1を介して流れる電流を低下させる。
またトランジスタTR2がオフのときには、同様に
してバイアス抵抗R2を介して流れる電流を低下
させる。従つて、トランジスタTR1，TR2のオフ
時にバイアス抵抗R1，R2に流れる電流により生
じる無駄な電力損が無くなる。第２図に示す極性
の場合、トランジスタTR5はオンし、電流制御用
トランジスタTR3が抵抗R3を介してオンするこ
とにより、トランジスタTR1はバイアス抵抗R1
を介してオンする。
とき、トランジスタTR5がオンし、トランジスタ
TR5がオンすることにより電流制御用トランジス
タTR3のベース電圧が低く（約0.2V）なり、バ
イアス抵抗R1を介して流れる電流を低下させる。
またトランジスタTR2がオフのときには、同様に
してバイアス抵抗R2を介して流れる電流を低下
させる。従つて、トランジスタTR1，TR2のオフ
時にバイアス抵抗R1，R2に流れる電流により生
じる無駄な電力損が無くなる。第２図に示す極性
の場合、トランジスタTR5はオンし、電流制御用
トランジスタTR3が抵抗R3を介してオンするこ
とにより、トランジスタTR1はバイアス抵抗R1
を介してオンする。
なお、前記実施例において、第２図に鎖線で示
す如くダイオードD3，D4を設け、これによりト
ランジスタTR1，TR2のオン電圧を検出するよう
にしてもよく、このようにした場合、トランジス
タTR3，TR4をトランジスタTR1，TR2のオンオ
フ制御用と共に、トランジスタTR1，TR2のスイ
ツチングをスムーズにするためのオン電圧検出用
として共用できる。また、ダイオードD3，D4に
代えてダイオードD5，D6を設けてもよく、この
ようにすると電流制限用トランジスタTR3，TR4
のエミツタ電圧が約0V（トランジスタTR5，TR6
のベース、エミツタ間電圧（約0.65V）からダイ
オードD5，D6のオン電圧（約0.65V）を差引いた
電圧）となり、トランジスタTR1，TR2がオフ時
における電流制御用トランジスタTR3，TR4のコ
レクタ電流が０になり、トランジスタTR3のロス
が少なくなる。
す如くダイオードD3，D4を設け、これによりト
ランジスタTR1，TR2のオン電圧を検出するよう
にしてもよく、このようにした場合、トランジス
タTR3，TR4をトランジスタTR1，TR2のオンオ
フ制御用と共に、トランジスタTR1，TR2のスイ
ツチングをスムーズにするためのオン電圧検出用
として共用できる。また、ダイオードD3，D4に
代えてダイオードD5，D6を設けてもよく、この
ようにすると電流制限用トランジスタTR3，TR4
のエミツタ電圧が約0V（トランジスタTR5，TR6
のベース、エミツタ間電圧（約0.65V）からダイ
オードD5，D6のオン電圧（約0.65V）を差引いた
電圧）となり、トランジスタTR1，TR2がオフ時
における電流制御用トランジスタTR3，TR4のコ
レクタ電流が０になり、トランジスタTR3のロス
が少なくなる。
本発明によれば、各バイアス抵抗R1，R2に直
列に電流制御用トランジスタTR3，TR4が夫々設
けられ、二分割した一方の１次巻線NP1とトラン
ジスタTR1との直列回路に、抵抗R3とトランジ
スタTR5との直列回路が並列接続されると共に、
前記二分割した他方の１次巻線NP2とトランジス
タTR2との直列回路に、抵抗R4とトランジスタ
TR6との直列回路が並列接続され、これらトラン
ジスタTR5，TR6と抵抗R3，R4により、前記ト
ランジスタTR1，TR2のオフを検出して電流制御
用トランジスタTR3，TR4のベース電流を抑える
一対のベース電流制御回路Q1，Q2が構成されて
いるので、トランジスタTR1がオフのとき、トラ
ンジスタTR5がオンすることにより電流制御用ト
ランジスタTR3のベース電圧が低くなり、バイア
ス抵抗R1を介して流れる電流を低下させること
ができ、またトランジスタTR2がオフのとき、ト
ランジスタTR6がオンすることにより電流制御用
トランジスタTR3のベース電圧が低くなり、バイ
アス抵抗R2を介して流れる電流を低下させるこ
とができる。従つて、トランジスタTR3，TR4は
オンオフではなくそのベース電圧の低下によつ
て、電流制御用トランジスタTR1，TR2のベース
電流を制御し抑えることができ、このためバイア
ス抵抗R1，R2に流れる電流により従来のように
無駄な電力損が生じることがなくなり、インバー
タ回路の効率を顕著に改善することができる。
列に電流制御用トランジスタTR3，TR4が夫々設
けられ、二分割した一方の１次巻線NP1とトラン
ジスタTR1との直列回路に、抵抗R3とトランジ
スタTR5との直列回路が並列接続されると共に、
前記二分割した他方の１次巻線NP2とトランジス
タTR2との直列回路に、抵抗R4とトランジスタ
TR6との直列回路が並列接続され、これらトラン
ジスタTR5，TR6と抵抗R3，R4により、前記ト
ランジスタTR1，TR2のオフを検出して電流制御
用トランジスタTR3，TR4のベース電流を抑える
一対のベース電流制御回路Q1，Q2が構成されて
いるので、トランジスタTR1がオフのとき、トラ
ンジスタTR5がオンすることにより電流制御用ト
ランジスタTR3のベース電圧が低くなり、バイア
ス抵抗R1を介して流れる電流を低下させること
ができ、またトランジスタTR2がオフのとき、ト
ランジスタTR6がオンすることにより電流制御用
トランジスタTR3のベース電圧が低くなり、バイ
アス抵抗R2を介して流れる電流を低下させるこ
とができる。従つて、トランジスタTR3，TR4は
オンオフではなくそのベース電圧の低下によつ
て、電流制御用トランジスタTR1，TR2のベース
電流を制御し抑えることができ、このためバイア
ス抵抗R1，R2に流れる電流により従来のように
無駄な電力損が生じることがなくなり、インバー
タ回路の効率を顕著に改善することができる。
第１図は従来例を示す回路図、第２図は本発明
の一実施例を示す回路図である。 Ｅ……直流電源、Ｔ……インバータトランス、
NP1，NP2……１次巻線、NS……２次巻線、
CH1……チヨーク、CH2……インダクタンス素
子、C1，C2……コンデンサ、TR1，TR2……ト
ランジスタ、R1，R2……バイアス抵抗、TR3，
TR4……電流制御用トランジスタ、Q1，Q2……
ベース電流制御回路。
の一実施例を示す回路図である。 Ｅ……直流電源、Ｔ……インバータトランス、
NP1，NP2……１次巻線、NS……２次巻線、
CH1……チヨーク、CH2……インダクタンス素
子、C1，C2……コンデンサ、TR1，TR2……ト
ランジスタ、R1，R2……バイアス抵抗、TR3，
TR4……電流制御用トランジスタ、Q1，Q2……
ベース電流制御回路。
Claims (1)
- 【特許請求の範囲】 １ インバータトランスＴの１次巻線側の直流電
源Ｅの両端に、チヨークCH1を介してインダクタ
ンス素子CH2とその両端に接続された一対のコン
デンサC3，C4との直列回路が接続され、一方の
コンデンサC3とインダクタンス素子CH2との直列
回路の両端に、インバータトランスＴの１次巻線
を二分割した一方の１次巻線NP1とトランジスタ
TR1との直列回路が接続され、他方のコンデンサ
C4とインダクタンス素子CH2との直列回路の両端
に、インバータトランスＴの１次巻線を二分割し
た他方の１次巻線NP2とトランジスタTR2との直
列回路が接続され、前記各トランジスタTR1，
TR2に、ベース電流を流すためのバイアス抵抗
R1，R2が夫々接続されたインバータ回路におい
て、 前記各バイアス抵抗R1，R2に直列に電流制御
用トランジスタTR3，TR4が夫々設けられ、前記
二分割した一方の１次巻線NP1とトランジスタ
TR1との直列回路に、抵抗R3とトランジスタ
TR5との直列回路が並列接続されると共に、前記
二分割した他方の１次巻線NP2とトランジスタ
TR2との直列回路に、抵抗R4とトランジスタ
TR6との直列回路が並列接続され、これらトラン
ジスタTR5，TR6と抵抗R3，R4により、前記ト
ランジスタTR1，TR2のオフを検出して電流制御
用トランジスタTR3，TR4のベース電流を抑える
一対のベース電流制御回路Q1，Q2が構成されて
いることを特徴とするインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013746A JPS58133181A (ja) | 1982-01-30 | 1982-01-30 | インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013746A JPS58133181A (ja) | 1982-01-30 | 1982-01-30 | インバ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58133181A JPS58133181A (ja) | 1983-08-08 |
| JPH0216665B2 true JPH0216665B2 (ja) | 1990-04-17 |
Family
ID=11841814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57013746A Granted JPS58133181A (ja) | 1982-01-30 | 1982-01-30 | インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58133181A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04172877A (ja) * | 1990-11-07 | 1992-06-19 | Fuji Photo Film Co Ltd | 電子スチルカメラ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51104552A (ja) * | 1975-05-19 | 1976-09-16 | Mitsubishi Electric Corp | |
| JPS53109125A (en) * | 1977-12-14 | 1978-09-22 | Sanyo Electric Co Ltd | Inverter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5652794Y2 (ja) * | 1977-03-03 | 1981-12-09 |
-
1982
- 1982-01-30 JP JP57013746A patent/JPS58133181A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51104552A (ja) * | 1975-05-19 | 1976-09-16 | Mitsubishi Electric Corp | |
| JPS53109125A (en) * | 1977-12-14 | 1978-09-22 | Sanyo Electric Co Ltd | Inverter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04172877A (ja) * | 1990-11-07 | 1992-06-19 | Fuji Photo Film Co Ltd | 電子スチルカメラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58133181A (ja) | 1983-08-08 |
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