JPH02159603A - ループ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、−船釣にはプロセス制御におけるループ制御
を行うのにデジタル計算機（ｃｐｕ）を用いたループ制
御装置に係り、より詳細には制御対象とするループ数を
増大することができるようにしたループ制御装置に関す
るものである。

〔従来の技術］ 従来この種の装置の一例として、第１９図に示すように
、制御対象とするループ数に応じて制御周期を切換えて
制御を行うようにしたものがる。

すなわち、制御対象のループ数が少ないとき（ＣＰＵの
負荷が軽いとき）第１９　図（ａ）に示すように、例え
ば２００　ｍ５ｅｃの速い制御周期でＡ／Ｄ変換等によ
るサンプリング、ＰＩＤ等のアルゴリズムによるＭＶ算
出、Ｄ／Ａ変換等による制御出力等の一連の制御動作を
行い、制御対象のループ数が多いとき（ＣＰＵの負荷が
重いとき）第１９図（ｂ）に示すように、例えば１　ｓ
ｅｃの遅い制御周期で全ループの制御動作を行っている
。

他の装置例として、第２０図に示すように、制御対象の
ループの特性に応じて制御対象毎に制御周期を変えて制
御を行うようにしたものがある。

すなわち、積分時間を長く取る必要があるプロセスを制
御する場合、ＣＰＵの負荷を軽減するために１つのＣＰ
Ｕに複数の制御周期を持たせ、ループ毎にその特性に応
じて例えば１，２．４ｓｅｃのいずれかの制御周期を割
り当てている。第２０図（ａ）はサンプリング動作の期
間を示し、サンプリング周期は制御周期の最大公約数に
定められ、この期間内に全ループの制御が行われるよう
にしている。なお、この方式では、Ａ／Ｄ変換等による
サンプリングはサンプリング周期を守るため一連の制御
動作から切り離して行っている。第２０図（ｂ）、（Ｃ
）及び（ｄ）は１ｓｅｃ　、　２ｓｅｃ　。

４　ｓｅｃ周期のＭＶ算出、Ｄ／Ａ変換等による制御出
力の動作期間をそれぞれ示し、４　ｓｅｃ周期の動作期
間は次のサンプリング動作前に終了していることが条件
となる。

〔発明が解決しようとする課題〕

第１９図について上述した従来装置では、制御対象のル
ープの特性の違い、すなわち速い応答性を持つループと
遅い応答性を持つループとがあるにも殉ず、ＣＰＵの負
荷という要因で一括して制御周期が決定されている。ま
た、ループ数が少々多い程度（ＣＰＵの負荷が若干重い
程度）のときＣＰＵの空き時間が多く、ハードウェア資
源の有効活用ができず、制御ループの総数が多くとれな
いという問題点がある。

一方、第２０図について上述した従来装置では、全ての
制御周期の最大公約数時間例えば１　ｓｅｃ内で全ての
制御周期の制御動作が終了していなければならないとい
う制限が付いているため、最大公約数時間内で一部の制
御周期の制御動作を行うときコンピュータ（ＣＰ　Ｕ）
の空き時間が多く、ハードウェア資源の有効活用ができ
ないという問題がある。

上述した従来の装置の問題点は、ＣＰＵの駆動形態とし
てシングルタスクと呼ばれる方式を採用しているため生
じるものであり、この問題点を解消するにはマルチタス
ク動作とすればよいということは分かっているが、従来
装置ではテーブルに記憶されているパラメータを固定の
ファームウェアが静的なワークエリア１組を使いながら
インタブリドする、すなわち解釈実行する方式を採用し
ているため、マルチタスク化することができなかった。

よって本発明は、制御動作を効率的におこなって、複数
の制御周期のうちの１つがそれぞれ割り当てられている
制御対象を制御することのできる数、すなわち制御する
ことのできるループ数を増大できるようにしたループ制
御装置を提供することを課題としている。

〔課題を解決するための手段〕

上記課題を解決するため本発明により成されたループ制
御装置は、第１図の基本構成図に示す如く、複数の制御
周期のうちの１つがそれぞれ割り当てられている制御対
象Ａからその制御量を入力する入力手段Ｂと、制御対象
Ａにその制御操作量を出力する出力手段Ｃと、制御対象
Ａをその制御周期毎に制御するためのループ制御機能情
報を機械語で格納する機械語記憶手段りと、前記複数の
制御周期の各々での前記機械語の実行に先立ち、該機械
語で使用する前記入力手段Ｂに入力されている制御量を
格納する制御量記憶手段Ｅと、各制御周期毎に前記機械
語を前記制御量記憶手段上に格納されている制′４″ｎ
量を用いて実行し、該実行により得られる制御操作量を
前記出力手段Ｃから制御対象Ａに出力する制御実行手段
Ｆと、各制御周期毎に設けられ、前記制御実行手段Ｆに
よる機械語の実行中に発生する情報をその実行の終了ま
で格納する記憶手段Ｇと、前記制御実行手段Ｆによる制
御実行動作を管理する管理手段Ｈとを備える。

前記管理手段Ｈは、前記制御実行手段Ｆによる制御周期
の長い機械語の実行を制御周期の短い機械語の実行終了
後開始させ、前記制御実行手段Ｆによる制御周期の長い
機械語の実行中の制御周期の短い機械語の実行開始に応
じて制御周期の長い機械語の実行を中断させ、該中断し
た機械語の実行を短い制御周期の機械語の終了後に前記
制御実行手段Ｆに再開させる。

〔作　用〕

上記構成において、入力手段Ｂは複数の制御周期のうち
の１つがそれぞれ割り当てられている制御対象Ａからそ
の制御量を入力し、出力手段Ｃは制御対象Ａにその制御
操作量を出力する。機械語記憶手段りは制御対象Ａをそ
の制御周期毎に制御するためのループ制御機能情報を機
械語で格納する。制御量記憶手段Ｅは前記複数の制御周
期の各々での前記機械語の実行に先立ち、該機械語で使
用する前記入力手段Ｂに入力されている制御量を格納す
る。制御実行手段Ｆは各制御周期毎に対応する前記機械
語を前記制御量記憶手段Ｅに格納されている制御量を用
いて実行し、該実行により得られる制御操作量を前記出
力手段Ｃから制御対象Ａに出力する。該制御実行手段Ｆ
による機械語の実行中に発生する情報は各制御周期毎に
設けられた記憶手段Ｇに格納される。前記制御実行手段
Ｆによる制御実行動作は管理手段Ｈにより管理される。

前記管理手段Ｈは、前記制御実行手段Ｆにより実行する
機械語の優先順位を管理する。２つの制御周期の機械語
の実行タイミングが同時に発生した場合、制御周期の短
い機械語の実行を制御周期の長い機械語の実行に優先さ
せて実行し、制御周期の短い制御周期の実行終了後に制
御周期の長い機械語の実行を開始させる。また管理手段
Ｈは、前記制御実行手段Ｆが制御周期の長い機械語を実
行している最中に制御周期の短い機械語の実行タイミン
グが発生したとき、現在実行している制御周期の長い機
械語の実行を中断させ、これに代えて制御周期の短い機
械語の実行を開始させる。そして、該中断した制御周期
の長い機械語の実行を短い制御周期の機械語が終了した
後に前記制御実行手段Ｆに再開させる。

このように管理手段Ｈが制御周期の長い機械語の実行を
中断し、後に再開させる制御を行っているが、各制御周
期毎に機械語の実行中に発生する情報を格納する記憶手
段Ｇが設けられているため、機械語の中断によって情報
が失われてしまうことがなく、中断された機械語の再開
実行を正常に行うことができる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第２図は本発明によるループ制御装置の一実施例を示す
ブロック図であり、図示ループ制御装置は、専用のデジ
タル計算機によって構成されている。

同図において、１ａはＣＰＵであり、予め定められた制
御プログラムに従って動作し、後述する各種の仕事を行
う。１ｂはＥＰＲＯＭであり、これには制御プログラム
の他、演算式コンパイラ、組込みサブルーチン等のプロ
グラムが格納されている。１ｃはＣＭＯ３−３ＲＡＭで
あり、これには計器の情報、演算式機械語等が格納され
ている。

１ｄはバッテリーバックアップ回路であり、これはＣＭ
Ｏ５−３ＲＡＭＩ　ｃに格納されている計器の情報、演
算式機械語等を保持する。ｌｅは制御動作時に必要なタ
イミングを作る周期タイマー、ＩｆはＲ５〜２３２Ｃ信
号線を通じて外部との通信を行うインターフェイスを行
うシリアルインターフェイス、１ｇはアドレスバスｌｈ
、データバス１１、制御バス１ｊからなり、入出力ボー
ドｌｋ〜Ｉｎとの信号伝達を行うコモンバス、ｌｏは制
御バス制御回路であり、該回路ｉｏは制御バスｌｊに読
取り、書込み（命令）等や割込み、停止、アクノリッジ
（同期信号）等を乗せる制御を行う。

上記人出力ボード１ｋ−１ｎのうちのアナログ入力ボー
ドｌｋには制御対象のプロセス中のセンサ等のアナログ
信号発生部が、アナログ出力ボード１１には操作器等の
アナログ信号動作部が、デジタル入力ボード１ｍにはス
イッチ等のデジタル信号発生部が、そしてデジタル出力
ボードＩｎには電磁弁等のデジタル信号動作部がそれぞ
れ接続されている。

上述した構成の専用デジタル計算機からなるループ制御
装置は、制御を行うに当たって後述する演算式コンパイ
ラによって演算式機械語を生成する方式をとっているた
め高速で動作することができるようになっている。

上記ＥＰＲＯＭ１ｂには、演算式コンパイラ、汎用組込
みサブルーチン等が収容されていて、演算式コンパイラ
は、ＳＲＡＭ１ｃに格納されている未変換文字列からな
る制御ソースプログラムの意味を解読してＳＲＡＭＩＣ
の所定エリアにＣＰＵ１ａが直接実行できる機械語で格
納する。勿論、文字列は予め規定された文法に従って記
述されていなければならない。演算式は、Ａ／Ｄ変換、
Ｓ■の算出、ＰｒＤ演算等のループ制御ロジックを記述
した式である。

汎用組込みサブルーチンは制御ループ情報であり、これ
らとしては、入出力命令及び制ｊ１用ロジックを節単に
記述できるようにサブルーチン形式で開放されたもので
、演算式中で一定の形式でコールすることにより、ＰＩ
Ｄ等のロジックを知らなくても設計が可能となり、これ
にはＡ／Ｄ変換、Ｄ／Ａ変換、ＰＩＤ演算、カスケード
接続、折れ線近似、フィルタ演算等があり、これらは２
００ｍ５ｅｃ　、　５００ｍ５ｅｃ　Ｓｌ　０００ｍ５
ｅｃ　、の各周期の機械語からコールされることにより
実行される。

ＳＲＡＭ１ｃは、第３図のＲＡ　Ｍ　？　、７プに示す
ように、演算式文字列エリア（２００ｍ５ｅｃ　、　５
００ｍ５ｅｃ　、　１０００ｍ５ｅｃ　）、２００ｍ５
ｅｃ周期機械語エリア、５００　ｍ５ｅｃ周期機械語エ
リア、１０００　ｍ５ｅｃ機械語エリア、Ａ／Ｄ変換値
使用フラグエリア、Ａ／Ｄ変換値バッファエリア、Ａ／
Ｄ変換値テーブルエリア、制御ループ情報記憶エリア、
起動許可フラグエリア、起動中フラグエリア、タスクＩ
スタックエリア、タスク■スタックエリア、タスク用ス
タックエリア、タスク■スタックエリア、レジスタ退避
エリア等の各種のエリアを有し、各エリアの使い方につ
いては後述する。

上述した構成のループ制御装置の制御動作の概略を第４
図を参照して説明する。制御動作は、準備段階と実行段
階とに大別される。

まず準備段階では、図中■で示すように、例えばシリア
ルインターフェイス１ｆを介して外部から入力されＳＲ
ＡＭ１ｃの演算式文字列エリアに格納している２　００
　ｍ５ｅｃ周期で実行する制御ソースプログラムをＥＦ
ＲＯＭｌｂに格納されているコンパイラにかけ、字句解
析、構文解析、機械語生成を行う。続いて■、■で示す
ように、同様にＳＲＡＭ１ｃの演算式文字列エリアに格
納している５　００ｍ５ｅｃ　、　１０００ｍ５ｅｃ周
期で実行する制御ソースプログラムをＥＰＲＯＭ１ｂに
格納されているコンパイラにかけ、■の場合と同様の処
理を行う。続いて■で示すように、■でのコンパイラに
よる処理により生成した２　００　ｍ５ｅｃ周期で実行
する機械語をＳＲＡＭ１ｃの２００　ｍ５ｅｃ周期機械
語エリアに書込む。また■及び■で示すように、■及び
■でのコンパイラによる処理により生成した５　００ｍ
５ｅｃ　ｓ　ｌ　０００ｍ５ｅｃ周期で実行する機械語
をそれぞれＳＲＡＭ１ｃの５００　ｍ５ｅｃ　ｒｆＪｊ
ＥＪ］機械語エリア、ｉｏ００ｍｓｅｃ周期機械語エリ
アにそれぞれ書込む。更に■、■、■で示すように、上
記コンパイラの構文解析により、アナログ入力の全チャ
ンネルについて、各チャンネルに入力されるアナログ信
号が２００　ｍ５ｅｃ、５００ｍ５ｅｃ　、　　１００
０ｍ５ｅｃのどの周期の制御に使用されるかを判定し、
その結果により作成したフラグをＳＲＡＭ１ｃのＡ／Ｄ
変換値使用フラグエリアに格納する。以上により準備段
階を終えて次に制御実行に移る。

制御実行においては、ＥＦＲＯＭｌｂに格納されている
マルチタスク管理プログラムにより、まず［相］におい
て優先順位最高位ですなわち真先に全チャンネルのＡ／
Ｄ変換を行うタスク！に起動をかけ、このタスク■によ
り■においてｌ　ＯＯｍ５ｅｃ周期で全チャンネルにつ
いてのＡ／Ｄ変換を行わせ、このＡ／Ｄ変換により得た
Ａ／Ｄ変換値を＠でＳＲＡＭ１ｃのＡ／Ｄ変換値バンフ
ァエリアに書込む。

全てのチャンネルをハードウェアでサンプリングしてＡ
／Ｄ変換する周期が一定でなければならないので、全制
御周期２００ｍ５ｅｃ　　、　５００ｍ５ｅｃ＋　１０
００ｍ５ｅｃの最大公約数時間周期１００ｍ５ｅｃ毎に
アナログ入力の全チャンネルについてＡ／Ｄ変換を行い
、各制御周期における制御実行の際にこのＡ／Ｄ変換し
た値を参照できるようにする。１００　ｍ５ｅｃ毎に全
チャンネルについて一定のチャンネル順に（例えば１，
２，３．・・・・Ｎ）Ａ／Ｄ変換を行えば、各チャンネ
ルそれぞれにおけるサンプリング間隔はｌ　Ｑ　Ｑ　ｍ
５ｅｃとなる。このようにすれば、制御に使用しないチ
ャンネルについても１００　ｍ５ｅｃ毎にＡ／Ｄ変換を
行う無駄があるが、実際には１チヤンネル当たりのＡ／
Ｄ変換に要する時間は６０〜８０μｓｅｃ程度なので全
体からみるとそれほど大きくなく問題にならない。

再び第４図に戻って説明を続けると、マルチタスク管理
は、続いて■において優先順位２番目で２００　ｍ５ｅ
ｃ周期でのＡ／Ｄ変換値更新及び機械語コールを行うタ
スクＨに起動をかける。このタスク■の実行により、ま
ず［相］で、２００　ｍ５ｅｃ周期で使用しているアナ
ログチャンネルについてのデータを上記Ａ／Ｄ変換値バ
ッファエリアから同じＳＲＡＭ１ｃ中のＡ／Ｄ変換値テ
ーブルエリアに転送し、次に［相］で、上記■で作成さ
れＳＲＡＭ１ｃの２００　ｍ５ｅｃ周期機械語エリアに
記憶されている２　００　ｍ５ｅｃ周期機械語をコール
する。その後［相］において、コールされた機械語のプ
ログラムにより、ＳＲＡＭ１ｃの制御ループ情報記憶エ
リアに対してＲＥＡＤ／ＷＲＩＴＥのアクセスを行う。

この機械語の実行には、制御量の読込み即ちＡ／Ｄ変換
値の読込みが含まれるが、これは＠において機械語がＡ
／Ｄ変換値テーブルエリアからＡ／Ｄ変換値を読込むこ
によって行う。

その後゛マルチタスク管理は、■において優先順位３番
目で５００　ｍ５ｅｃ周期でのＡ／Ｄ変換値更新及び機
械語コールを行うタスク■に起動をかける。このタスク
■の実行により、まず■で、５００ｍ５ｅｃ周期で使用
しているアナログチャンネルについてのデータを上記Ａ
／Ｄ変換値バッファエリアから同じＳＲＡＭ１ｃ中のＡ
／Ｄ変換値テーブルエリアに転送し、次に［相］で、上
記■で作成されＳＲＡＭ１ｃの５００　ｍ５ｅｃ周期機
械語エリアに記憶されている５　００　ｍ５ｅｃ周期機
械語をコールする。その後［相］において、コールされ
た機械語のプログラムにより、ＳＲＡＭＩＣの制御ルー
プ情報記憶エリアに対してＲＥＡＤ／ＷＲＩＴＥのアク
セスを行う。この機械語の実行には、制御量の読込み即
ちＡ／Ｄ変換値の読込みが含まれるが、これは［相］に
おいて機械語がＡ／Ｄ変換値テーブルエリアからＡ／Ｄ
変換値を読込むことによって行う。

更にその後マルチタスク管理は、■において優先順位４
番目で１０００１００Ｏ周期でのＡ／Ｄ変換値更新及び
機械語コールを行うタスク■に起動をかける。このタス
ク■の実行により、まずＯで１０００　ｍ５ｅｃ周期で
使用しているアナログチャンネルについてのデータを上
記Ａ／Ｄ変換値バッファエリアから同じＳＲＡＭ１ｃ中
のＡ／Ｄ変換値テーブルエリアに転送し、次に＠で、上
記■で作成されＳＲＡＭ１ｃに記憶されている１０００
１００Ｏ周期機械語をコールする。その後［相］におい
て、コールされた機械語のプログラムにより、ＳＲＡＭ
１ｃの制御ループ情報記憶エリアに対してＲＥＡＤ／Ｗ
ＲＩＴＥのアクセスを行う。この機械語の実行には、制
御量の読込み即ちＡ／Ｄ変換値の読込みが含まれるが、
これは＠において機械語がＡ／Ｄ変換値テーブルエリア
からＡ／Ｄ変換値を読込むことによって行う。

なお、Ａ／Ｄ変換値使用フラグは上記［相］、＠。

＠における２　００ｍ５ｅｃ　　、　５００ｍ５ｅｃ　
　、　１０００ｍ５ｅｃの各周期に関するＡ　／　Ｄ変
換値バッファエリアからＡ／Ｄ変換値テーブルエリアへ
の転送時に参照される。

上記Ａ／Ｄ変換値の更新の仕方を、第５図を参照しても
っと具体的に以下説明する。

第５図において、まず最初に複数ある制御周期の最大公
約数時間周期１００　ｍ５ｅｃで全チャンネルについて
Ａ／Ｄ変換を行い、その変換値を矢印（ａ）で示すよう
にＡ／Ｄ変換バッファエリアに書込む、その後、各周期
の制御プログラムをコンパイルした段階で作成されてい
る各制御周期で使用されるチャン５ネルを指定するＡ／
Ｄ変換値使用フラグに基づいて、各制御周期の機械語実
行で実際に使用するＡ／Ｄ変換値を確定するために、こ
のフラグがオン「ｌ」のチャンネルについてＡ／Ｄ変換
値バッファエリアの値をＳＲＡＭＩＣ０Ａ／Ｄ変換値テ
ーブルエリアに矢印（ｂ）で示すように転送する。続い
て、機械語実行時に、Ａ／Ｄ変換値テーブルエリアにあ
る全てのＡ／Ｄ変換値を矢印（Ｃ）で示すようにアクセ
ス（読み込み）する。

以上の構成において、２００ｍ５ｅｃ　、５００ｍ５ｅ
ｃ及びｌ　Ｏ００ｍ５ｅｃの３つの制御周期でループ制
御を行う場合について説明する。

上記制御ソースプログラムとして次の演算式文字列、 が記述されている場合、 ＡＤＣ（・・・・）；は、Ａ／Ｄ変換されたデジタルデ
ータをＰＶに変換するサブルーチンをコールすること、 ＳＶ（・・・）　＝ＸＸＸ、は、ＳＶ（目標値）の−１
＝７ト、ＰｉＤ（・・・・）；は、ＳＶとＰＶにより操
作量ＭＶを算出するサブルーチンをコールすること、Ｄ
ＡＣ（・・・・）；は、ＭＶをＤ／Ａ変換するためのデ
ジタルデータへ変換するサブルーチンをコールすること
、 をそれぞれ意味する。

ここで、処理時間が、八〇Ｃ（・・・・）；で１ｍ５ｅ
ｃ、ｓｖ＜・・−）＝ｘｘｘ、で０．１　ｍ５ｅｃ　５
ＰｉＤ（・・・・）；で５ｍ５ｅｃ　、　ＤＡＣ（・−
＝）；で０．９　ｍ５ｅｃの合計７ｍ５ｅｃを要する仕
様であるとすると、２００　ｍ５ｅｃでは上述のような
記述が１５ループ（７Ｘ１５＝１０５ｍｓｅｃ　）　、
５００　ｍ５ｅｃでは上述のような記述が１０ループ（
７Ｘ１０＝７０ｍｓｅｃ　）及び１０００１００Ｏでは
上述のような記述が３０ループ（７Ｘ３０＝２１０ｍｓ
ｅｃ）だけされているとき、２００．５００及び１００
０　ｍ５ｅｃの最少公倍数１０００　ｍ５ｅｃの間に計
算に要するＣＰＵ時間は、１０５ｘ５　（２００ｍｓｅ
ｃが５回）＋７０ｘ２（５００ｍ５ｅｃが２回）　＋２
１０　（１０００ｍ５ｅｃが１回）　＝８７５ｍ５ｅｃ
である。従って、高速（２００ｍ５ｅｃ　）　、中速（
５００ｍ５ｅｃ　）　、低速（１０００ｍ５ｅｃ　）の
制御周期でそれぞれ１５．１０．３０ループの制御が可
能である。

この点、従来方式では、２００　ｍ５ｅｃと１０００１
００Ｏの２つの制御周期をもつ場合、２００ｍ５ｅｃ周
期がｌＯループのとき１０００　ｍ５ｅｃ周期は（２０
０−７Ｘ１０）＋７＝１８すなわち最大１８ループしか
とれなかった。また、従来方式では、２００．５００、
ｌ　ＯＯＯｍ５ｅｃの３つの制御周期をもつ場合、２０
０　ｍ５ｅｃが１０ループ、５００　ｍ５ｅｃが４ルー
プのとき、１０００　ｍ５ｅｃ周期は、（−２００−７
Ｘ１０−７Ｘ４）＋７＝１４すなわち最大１４ループし
かとれなかった。

そして、サンプリング周期を守るためは、２００ｍ５ｅ
ｃの周期で制御されるループについてのＡｎＣ（・・・
）が参照するＡ／Ｄ変換値の更新、５００ｍ５ｅｃの周
期で制御されるループについてのＡＤＣ（・・・）が参
照するＡ／Ｄ変換値の更新、１０００１００Ｏの周期で
制御されるループについてのＡＤＣ（・・・）が参照す
るＡ／Ｄ変換値の更新がそれぞれ必要である。

ループ制御の実行は周期タイマ１ｅによる一定周期毎の
割込みにより行われ、その概略を第６図・を参照して説
明する。

同図において、■においてタイマー割込みがかかると、
マルチタスク管理が時刻管理を行い、まず■、■、■、
■においてタスク！、■、■、■を１００．２００．５
００．１０００　ｍ５ｅｃでそれぞれ起動する。これに
対してタスク■、■、■、■はその終了により■、■、
■、■で示すようにマルチタスク管理をコールする。タ
スク■はどの制御周期について実行開始させるかを判定
し、［相］で実行開始のタイミングとなっているタスク
■〜■について起動許可フラグをオンする。この仕事は
マルチタスク管理を介して行われる。

次にマルチタスク管理は０において、上記■、■、■、
■によるコールに基づいて起動許可フラグを読取り、ど
のタスクを起動するかについて判定する。マルチタスク
管理はまた＠において、上記■、■、■、■によるコー
ルに基づいて起動中フラグを読取り、どのタスクを起動
するかについて判定する。上記判定によりタスク■〜■
に起動をかける際、＠においてそのタスクの起動許可フ
ラグをオフにすると共に、［相］においてそのタスクの
起動中フラグをオフする。そして、タスク■〜■の実行
が終了したら■においてそのタスクの起動中フラグをオ
フする。

タイマ割込みのとき、［相］において、レジスタ、プロ
グラムカウンタ（ｐｃ）、スタックポインタ（ｓｐ）等
の内容をレジスタ退避エリアに退避する。また起動中フ
ラグのオンによりそのタスクの続行を行うときには、そ
の続行するタスクに対応するレジスタ退避エリアから退
避しているレジスタ、ＰＣ，ＳＰ等の内容を読込む。

上述したループ制御装置の動作の詳細を、予め定めた制
御プログラムに従ってＣＰＵ１ａが行う仕事を示す第７
図乃至第１６図のフローチャートを参照して以下説明す
る。

ＣＰＵ１ａは装置電源がオンすることにより動作をスタ
ートし、その最初のステップＳ１において各種の初期化
を行う。その後ステップＳ２に進み、ここでＳＲＡＭ１
ｃの２００　ｍ５ｅｃ演算式文字列エリアに２００ｍ５
ｅｃＪｉ期実行ソースプログラムが入力されるのを待ち
、人力があると該入力されたソースプログラムを次のス
テップＳ３においてＥＰＲＯＭ１ｂに格納されているコ
ンパイラによりコンパイルする。

続いてステップＳ４に進み、ここでＳＲＡＭＩＣの５０
０　ｍ５ｅｃ演算式文字列エリアに５００ｍ５ｅｃ周期
実行ソースプログラムが入力されるのを待ち、入力があ
ると該入力したソースプログラムを次のステップＳ５に
おいてＥＦＲＯＭｌｂに格納されているコンパイラによ
りコンパイルする。

更にその後ステップＳ６に進み、ここでＳＲＡＭの１０
００　ｍ５ｅｃ演算式文字列エリアに１０００１００Ｏ
周期実行ソースプログラムが入力されるのを待ち、入力
があると該入力したソースプログラムを次のステップＳ
においてＥＦＲＯＭｌｂに格納されているコンパイラに
よりコンパイルする。

次にステップＳ７に進み、ここで制御開始の指令入力を
待ち、指令入力があるとステップＳ８に進み、ここで制
御実行を行う。

上記ステップＳ３、Ｓ５及びＳ７における各周期実行ソ
ースプログラムのコンパイルは、第８図に示すフローチ
ャートに従って行われる。すなわち、第８図の各周期実
行ソースプログラムのコンパイルでは、まずステップＳ
３１においてプログラムを記述している未変換文字列の
字句解析を行い、次のステップ３３２において構文解析
を行う。

ステップＳ３２の構文解析では、本来の構文解析の他、
Ａ／Ｄ変換値使用フラグのセットも行う。

その後ステップＳ３３に進み、ここで上記解析に基づい
て機械語の生成を行った後、第７図のフローチャートに
戻る。

上述した第８図のフローチャートは、２００ｍ５ｅｃ　
、５００ｍ５ｅｃ　、　ｌ　ＯＯ０ｍ５ｅｃ周期実行ソ
ースプログラムのコンパイルに共通である。

次に、第８図のフローチャート中の上記ステップＳ３２
におけるＡ／Ｄ変換値使用フラグのセットのためのフロ
ーチャートを第９図を参照して説明する。まずステップ
５３２１においてＳＲＡＭ１ｃのＡ／Ｄ変換値使用フラ
グエリアに記憶されているその制御周期における全チャ
ンネルのフラ゛グをクリア、すなわちＯにする０次にス
テップ５３２２に進み、ここで上記構文解析の結果によ
り周期実行ソースプログラムの字句がエンドコードであ
るか否かを判定し、判定がＹＥＳであるときには第７図
のフローチャートに戻る。そして判定がＮｏのときには
ステップ５３２３に進み、ここでプログラム記述がＡＢ
Ｃ（・・・）であるか否か、すなわちＡ／Ｄ変換のため
のものであるか否かを判定し、判定がＮＯのときにはス
テップ５３２６に進み、ＹＥＳのときにはステップ５３
２４に進む。

ステップ５３２６では、プログラムの次の字句にステッ
プ５３２２或いは５３２３での判定の実行を移す。これ
に対してステップ５３２４では、八〇Ｃ（・・・、Ｘ）
の、・、・の後のＸｌすなわち引数で指定されたアナロ
グ入力チャンネルを読取る。次にステップ５３２５に進
み、ここでステップ５４２４で読取ったその制御周期に
おけるアナログ人力チャンネル（ＣＨ）のフラグを「１
」にしてからステップ３２６に進む。以上説明した第９
図のフローチャートは、当該演算式文字列のソースプロ
グラムにおいてループ制御に使用することが指定されて
いるアナログ入力チャンネルを特定するためのものであ
る。

続いて、第７図のフローチャート中の上記ステップＳ７
における制御実行のためのフローチャートを第１０図以
降を参照して説明する。制御実行はタイマ割込みにより
例えば５或いは１０　ｍ５ｅｃ毎に行われ、タイマ割込
みが発生すると、ステップ５９１において、タイマ割込
みの直前に動いていたタスクを判別し、タイマ割込み時
点の全レジスタ、ＰＣ，ＳＰ等の内容をそのタスクのレ
ジスタ退避エリアに格納する。その後ステップＳ９２に
進み、ここで今回のタイマ割込みが１００ｍ５ｅｃのタ
イミングのものか否かを例えば割込みカウンタのカウン
ト値により判定し、判定がＹＥＳのときはステップＳ９
３に、ＮＯのときはステップＳ９４にそれぞれ進む、ス
テップＳ９３ではタスク■を行い、ステップＳ９４では
レジスタ退避エリアに退避しているレジスタ、ＰＣ，Ｓ
Ｐ等の内容をそれぞれ復帰する。ステップ３９４の実行
後ステップ３９５に進み、ここでタイマ割込み直前のＰ
Ｃより実行する。

次に、第１０図のフローチャート中の上記ステップＳ９
３におけるタスクＩのためのフローチャートを第１１図
を参照して説明する。タスクＩはその最初のステップ５
９３１において、タスク■の起動のタイミングが２００
．５００．１０００ｍ　ｓｅｃのものであるかを判定す
る０判定がＹＥＳのときはステップ５９３２に、ＮＯの
ときはステップ５９３６にそれぞれ進む、ステップ５９
３２では、全チャンネルについてＡ／Ｄ変換し、その変
換値をＡ／Ｄ変換値バッファに書込む。ステップ５９３
２の実行後ステップ５９３３に進み、ここで起動が２０
０　ｍ５ｅｃのタイミングのものであるか否かを判定し
、判定がＮＯのときはステップ５９３４に進む、ステッ
プ５９３４においては、起動が５００　ｍ５ｅｃのタイ
ミングのものであるか否かを判定し、このステップ５９
３４の判定がＮＯのときにはステップ５９３５に進む、
ステップ５９３５では、起動が１０００　ｍ５ｅｃのも
のか否かを判定し、判定がＮＯのときにはステップ５９
３６に進み、ここでマルチタスクをコールする。

上記ステップ５９３３の判定がＹＥＳすなわち２００　
ｍ５ｅｃの起動のときには、ステップ５９３７に進みこ
こでタスク■の起動許可フラグをオンした後、ステップ
５９３４に進む。また上記ステップ５９３４の判定がＹ
ＥＳすなわち５００ｍ５ｅｃの起動のときには、ステッ
プ８９３８に進みここでタスク■の起動許可フラグをオ
ンした後、ステップ５９３５に進む。更に上記ステップ
５９３５の判定がＹＥＳすなわち１０００１００Ｏの起
動のときには、ステップ５９３９に進みここでタスク■
の起動許可フラグをオンしてからステップ３９３６に進
む。

上記ステップ５９３９におけるマルチタスクのためのフ
ローチャートを第１２図を参照して説明する。マルチタ
スクコールでは、その最初のステップ５９３９１におい
て、コールしたタスクを判別し、そのタスクについての
起動中フラグをオフする。その後ステップ５９３９２に
進み、ここでタスク■の起動許可フラグがオンであるか
否かを判定し、判定がＮＯのときにはステップ５９３９
３に進む。ステップ３９３９３においては、タスクＨの
起動中フラグがオンであるか否かを判定し、判定がＮＯ
のときにはステップ５９３９４に進む。

ステップ５９３９４においてはタスク■の起動許可フラ
グがオンであるか否かを判定し、判定がＮＯときにはス
テップ５９３９５に進む。ステップ５９３９５において
は、タスク■の起動中フラグがオンであるか否かを判定
し、判定がＮＯのときにはステップ５９３９６に進む。

ステップ５９３９６においては、タスク■の起動許可フ
ラグがオンであるか否かを判定し、判定がＮＯのときに
はステップ５９３９７に進む。ステップ５９３９７にお
いては、タスク■の起動中フラグがオンであるか否かを
判定し、判定がＮＯのときにはステップ５９３９Ｂに進
む、ステップ３９３９８においては、無限ループの実行
すなわちタイマ割込み待ちを行う。

上記ステップ５９３９２の判定がＹＥＳのときにはステ
ップ３９４０１に進み、ここでタスクＨの起動中フラグ
がオンであるか否かを判定し、判定がＹＥＳのときには
ステップ３９４０２に、判定がＮｏのときにはステップ
５９４０３にそれぞれ進む、ステップ３９４０２では過
負荷の検出とシステムのストップのための仕事を行う、
またステップ５９４０３ではタスク■の起動許可フラグ
をオフし、起動中フラグをオンした後、ステップ５９４
０４に進み、ここでタスク■を実行する。

上記ステップ５９３９３の判定がＹＥＳのときにはステ
ップ５９４０５に進み、ここでタスク■のレジスタ退避
エリアからレジスタ等を復帰し、そのＰＣよりプログラ
ムの実行を再開する。

上記ステップ５９３９４の判定がＹＥＳのときにはステ
ップ５９４０６に進み、ここでタスク■の起動中フラグ
がオンであるか否かを判定し、判定がＹＥＳのときには
ステップ５９４０７に、判定がＮＯのときにはステップ
３９４０Ｂにそれぞれ進む、ステップ５９４０７では、
上記ステップ５９４０２と同様に過負荷の検出とシステ
ムのストップのための仕事を行う。またステップ３９４
０８ではタスク■の起動許可フラグをオフし、起動中フ
ラグをオンした後、ステップ５９４０９に進み、ここで
タスク■を実行する。

上記ステップ５９３９５の判定がＹＥＳのときにはステ
ップ５９４１０に進み、ここでタスク■のレジスタ退避
エリアからレジスタ等を復帰し、そのＰＣよりプログラ
ムの実行を再開する。

上記ステップ５９３９７の判定がＹＥＳのときにはステ
ップ３９４１１に進み、ここでタスク■の起動中フラグ
がオンであするか否かを判定し、判定がＹＥＳのときに
はステップ５９４１２に、判定がＮｏのときにはステッ
プ５９４１３にそれぞれ進む。ステップ５９４１２では
、上記ステップ５９４０２と同様に過負荷の検出とシス
テムのストップのための仕事を行う。またステップ３９
４１３ではタスク■の起動許可フラグをオフし、起動中
フラグをオンした後、ステップ５９４１４に進み、ここ
でタスク■を実行する。

そして、上記ステップ５９３９７の判、定がＹＥＳのと
きにはステップ３９４１５に進み、ここでタスク■のレ
ジスタ退避エリアからレジスタ等を復帰し、そのＰＣよ
りプログラムの実行を再開する。

第１２図について上述したフローチャート中のステップ
５９４０４．５９４０９及び５９４１４におけるタスク
■、■及び■のフローチャートを第１３図乃至第１５図
を参照してそれぞれ説明する。

まずタスク■においては、その最初のステップ５９４０
４１で２００　ｍ５ｅｃ周期実行がアクセスするＡ／Ｄ
変換値の更新を行う。次にステップ５９４０４２におい
て２００　ｍ５ｅｃ周期の機械語の実行を行い、その後
火のステップ５９４０４３においてマルチタスク管理の
コールを行う、タスクＨの場合と同様に、タスク■にお
いては第１４図に示すステップ５９４０９１乃至３９４
０９３の仕事を、タスク■においては第１５図に示すス
テップ５９４１４１乃至５９４１４２の仕事をそれぞれ
行う。

上述した各タスクにおけるＡ／Ｄ変換値の更新は、第１
６図のフローチャートに従って次のように行われる。ま
ずステップ３４１１においてＣＨに１をセットし、次の
ステップ３４１２においてＣＨ内の数値により指定され
るチャンネルのＡ／Ｄ変換値使用フラグが「１」すなわ
ち使用となっているか否かを判定する。該ステップの判
定がＹＥＳのときはステップ５４１３に進み、ここでＡ
／Ｄ変換値バックァエリア中のＣＨで指寓されるチャン
ネルのＡ／Ｄ変換値をＡ／Ｄ変換値テーブルエリア中の
ＣＨで指定されるチャンネルに転送する。続いてステッ
プ５４１４に進み、ここで現在のＣＨの数値にプラス１
した数値をセットした後ステップ５４１５に進む、ステ
ップ５４１５においては、ＣＨの数値が最大チャンネル
数Ｎより大きいか否かを判定し、判定がＹＥＳのときに
はこの更新動作を終了して各タスクの次のステップに進
み、判定がＮＯのときにはステップ５４１２に戻る。上
記ステップ５４１２の判定がＮＯのときすなわちＡ／Ｄ
変換値使用フラグがｒｌＪでないときにはステップ５４
１３を飛ばしてステップ５４１４に進む。以上により、
タスク■、■及び■において使用する全てのチャンネル
のＡ／Ｄ変換値がＳＲＡＭ１ｃのＡ／Ｄ変換値テーブル
エリアに格納されるようになる。

第１１図及び第１２図、第１３図、第１４図並びに第１
５図についてそれぞれ上述したタスク１１■、■、■の
実行の際に各タスクの実行の途中で発生するデータ等を
ＷＲＩＴＥ／ＲＥＡＤして使用するワークエリアを、第
３図のＲＡＭマツプに示したように、タスクニスタック
、タスクスタック、タスクスタック、タスクスタックと
してＳＲＡＭＩｃ上にそれぞれ確保している。これらタ
スクスタックは、例えばタスクＩのメインルーチンの実
行中には第１７図（ａ）に示すような状態にあり、この
メインルーチンの実行中に例えばＡ／Ｄ変換サブルーチ
ンのコールが行われた場合には、第１７図（ｂ）に示す
ようにスタックエリアにメインルーチンの戻り番地がＰ
Ｃの内容により書き込まれると共に、第１７図（ｃ）に
示すようにスタックエリアの残部がコールされたサブル
ーチンで使用されるダイナミックな変数領域として確保
される。上述のようなスタックエリアの使用分の先頭は
通常ＣＰＵに１つだけあＳＰすなわちスタックポインタ
により指示され、変数領域は各タスクスタックの最大値
により指示される。

変数領域の内容はサブルーチンの実行が終わりメインル
ーチンに戻るまで確保され、例えサブルーチンの実行の
途中にタイマ割込みが入り、中断されても保持される。

また割込みによりタスクが中断されたとき、ＳＰの内容
はＰＣの内容と共ににレジスタ退避エリアに退避されて
いるので、割り込んだタスクが終了したときこの退避し
ているＳＰとＰＣの内容により、割り込まれたタスクを
元の位置から再開することができる。そしてサブルーチ
ンの実行が終わると、第１７図（ｄ）に示すようにタス
クスタックに確保していたダイナミックな変数領域を開
放すると共に、第１７図（ｅ）に示すようにタスクスタ
ックに書き込まれているＰＣにより割り込まれる前のメ
インサブルーチンの元の位置に戻る。

以上の説明から明らかなように、本発明によるループ制
御装置の上述した実施例では、タイマ割込みのうち第１
８図（ａ）に示すような特に１００　ｍ５ｅｃ毎のタイ
ミングにおいてタイマ割込みが生じると、第１８図（ｂ
）に示すようにタスクＩが起動される。タスク！では、
０，２００．４００．５００．６００及び８００　ｍ５
ｅｃ等のタイミングでの起動時に、全てのチャンネルの
Ａ／Ｄ変換を行い、１００．３００．７００及び９００
ｍ５ｅｃ等のタイミングではＡ／Ｄ変換を行わずに直ち
にぬける。

０．２００．４００，６００及び８００　ｍ５ｅｃのタ
イミングでのタイマ割込みでは、タスクＩでのＡ／Ｄ変
換の終了後、第１８図（Ｃ）に示すようにタスク■が起
動される。また０及び５００ｍｓｅｃのタイミングでの
タイマ割込みでは、タスク■の終了後、第１８図（ｄ）
に示すようにタスク■が起動される。タスク■は、第１
８図（ｄ）に示されているようにタスク！及びタスク■
の起動′により中断され、タスクＩ及びタスク■の終了
により再開される。更に０ｍ５ｅｃのタイミングでのタ
イマ割込みでは、タスク■の終了後、第１８図（ｅ）に
示すようにタスク■が起動される。タスク■は、第１８
図（ｅ）に示すようにタスクＩ、タスク■及びタスク■
の起動により中断され、タスク■或いはタスク■の終了
により再開される。

以上により、制御周期の短い優先順位の高いタスクが実
行されていない空き時間を利用して優先順位の低いタス
クが実行されるようになり、ＣＰＵを制御に有効利用す
ることができる。

〔効　果〕

以上説明したように本発明によれば、制御周期の長い機
械語の実行を中断して制御周期の短い機械語の実行を割
り込ませることにより、制御周期毎の機械語をマルチタ
スク的に実行させているため、制御に使用するコンピュ
ータ（ｃｐｕ）の能力を制御実行に最大限に割り当てる
ことができるようになり、制御対象（ループ）数の増大
を図ることができる。

【図面の簡単な説明】

第１図は本発明によるループ制御装置の基本構成図を示
すブロック図、 第２図は本発明によるループ制御装置の一実施例を示す
ブロック図、 第３図は第２図中のＳＲＡＭ内に形成されている記憶エ
リアを示す図、 第４図は第２図の装置の動作の一部分の概略を説明する
ための説明図、 第５図は第４図に示した動作の一部分の詳細を示す説明
図、 第６図は第２図の装置の動作のたの一部分の概略を説明
するための説明図、 第７図乃至第１６図は第２図の装置が制御を行うために
予め定めたプログラムに従って行う仕事を示すフローチ
ャート図、 第１７図は制御実行のためのタスクスタックの使い方を
説明するための説明図、 第１８図は第２図の装置によるループ制御の動作タイミ
ングを示すタイミングチャート図、第１９図及び第２０
図は従来装置による制御の動作タイミングをそれぞれ示
すタイミングチャート図である。 Ａ・・・制御対象、Ｂ・・・入力手段、Ｃ・・・出力手
段、Ｄ・・・機械語記憶手段、Ｅ・・・制御量記憶手段
、Ｆ・・・制御実行手段、Ｇ・・・記憶手段、Ｈ・・・
管理手段。 特許出願人　　　日本たばこ産業株式会社図 図 図

Claims (1)

1. 【特許請求の範囲】 複数の制御周期のうちの１つがそれぞれ割り当てられて
   いる制御対象からその制御量を入力する入力手段と、 制御対象にその制御操作量を出力する出力手段と、 制御対象をその制御周期毎に制御するためのループ制御
   機能情報を機械語で格納する機械語記憶手段と、 前記複数の制御周期の各々での前記機械語の実行に先立
   ち、該機械語で使用する前記入力手段に入力されている
   制御量を格納する制御量記憶手段と、 各制御周期毎に前記機械語を前記制御量記憶手段に格納
   されている制御量を用いて実行し、該実行により得られ
   る制御操作量を前記出力手段から制御対象に出力する制
   御実行手段と、 各制御周期毎に設けられ、前記制御実行手段による機械
   語の実行中に発生する情報をその実行の終了まで格納す
   る記憶手段と、 前記制御実行手段による制御実行動作を管理する管理手
   段とを備え、 前記管理手段は、前記制御実行手段による制御周期の長
   い機械語の実行を制御周期の短い機械語の実行終了後開
   始させ、前記制御実行手段による制御周期の長い機械語
   の実行中の制御周期の短い機械語の実行開始に応じて制
   御周期の長い機械語の実行を中断させ、該中断した機械
   語の実行を短い制御周期の機械語の終了後に前記制御実
   行手段に再開させる、 ことを特徴とするループ制御装置。