JPH02152278A - Manufacture of thin film semiconductor element - Google Patents

Manufacture of thin film semiconductor element

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JPH02152278A
JPH02152278A JP30578488A JP30578488A JPH02152278A JP H02152278 A JPH02152278 A JP H02152278A JP 30578488 A JP30578488 A JP 30578488A JP 30578488 A JP30578488 A JP 30578488A JP H02152278 A JPH02152278 A JP H02152278A
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JP
Japan
Prior art keywords
active layer
etching
thin film
layer
transistors
Prior art date
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Pending
Application number
JP30578488A
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Japanese (ja)
Inventor
Naoko Takehara
尚子 竹原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPH02152278A publication Critical patent/JPH02152278A/en
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Abstract

PURPOSE:To prevent the scattering of VG-IDS characteristics among several transistors by making the roughness due to etching on an active layer surface smooth on the occasion of dry etching on a doping layer and stabilizing an interface between protetching and active layers. CONSTITUTION:After forming source and drain electrodes 16 and 17, a part of a doping layer 15 which is exposed between these electrodes is removed selectively by using the fore-going electrodes 16 and 17 as masks with a dry etching process where a fluorine-containing gas is used. After that, wet etching by the use of ammonium fluoride solution on the surface of an active layer 14 which becomes rough by etching makes the roughness on the surface of the active layer 14 smooth. Such a step stabilizes an interface between protecting and active layers 18 and 14 which are covered later on. When VG-IDS characteristics of respective transistors (for example 5 pieces) in a matrix array in which a plurality of this film transistors are formed are examined, it is obvious that they have superior characteristics which are free from scattering among several transistors.

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、薄膜半導体素子の製造方法に関し、特にアク
ティブマトリックス型液晶デバイス等の駆動、スイッチ
ングに用いられる薄膜半導体素子の製造方法に係わるも
のである。
[Detailed Description of the Invention] [Object of the Invention] (Industrial Field of Application) The present invention relates to a method for manufacturing a thin film semiconductor device, and particularly to a method for manufacturing a thin film semiconductor device used for driving and switching active matrix liquid crystal devices, etc. It is related to the method.

(従来の技術) 従来、薄膜半導体素子(例えば逆スタガード型電極構造
を有する薄膜トランジスタ)は第4図(A)〜(C)に
示す方法により製造されている。
(Prior Art) Conventionally, thin film semiconductor devices (for example, thin film transistors having an inverted staggered electrode structure) have been manufactured by the method shown in FIGS. 4(A) to 4(C).

まず、ガラス基板l上にゲート金属層(例えばMo−T
a合金層)を被覆し、ゲート電極2を形成した後、ゲー
ト絶縁膜3を成膜する。つづいて、非晶質シリコンから
なる活性層及びドーピング層を順次成膜し、これらをバ
ターニングして島状の活性層4及びドーピング層5を形
成した後、電極材料層を堆積し、写真蝕刻法により形成
したレジストパターンをマスクとして該材料層を選択的
にエツチングしてソース電極6及びドレイン電極7を形
成する(第4図(A)図示)。つづいて、ソース電極6
、ドレイン電極7間のドーピング層5をフッ素系ガスを
用いたドライエツチングにより除去して互いに分離され
たドーピング層5a、 5bを形成する(同図(B)図
示)。次いで、水洗処理を施した後、SiNx等の保護
膜8を形成することにより同図(C)に示す薄膜トラン
ジスタを製造する。
First, a gate metal layer (e.g. Mo-T
After forming the gate electrode 2, a gate insulating film 3 is formed. Subsequently, an active layer and a doping layer made of amorphous silicon are sequentially formed, and after patterning these to form an island-shaped active layer 4 and a doping layer 5, an electrode material layer is deposited and photolithographically etched. The material layer is selectively etched using a resist pattern formed by the method as a mask to form a source electrode 6 and a drain electrode 7 (as shown in FIG. 4A). Next, source electrode 6
Then, the doped layer 5 between the drain electrodes 7 is removed by dry etching using a fluorine-based gas to form doped layers 5a and 5b separated from each other (as shown in FIG. 3B). Next, after performing a water washing process, a protective film 8 of SiNx or the like is formed to manufacture the thin film transistor shown in FIG.

上述した薄膜トランジスタの製造におけるソース電極6
、ドレイン電極7間のドーピング層5を除去する工程に
おいては、ドーピング層5下の非晶質シリコンからなる
活性層3表面までエツチングすることから、該ドーピン
グ層5と活性層4のエツチング選択性をとることが可能
なフッ素系ガスを用いたドライエツチングがなされる。
Source electrode 6 in manufacturing the above-mentioned thin film transistor
In the process of removing the doped layer 5 between the drain electrodes 7, etching is performed to the surface of the active layer 3 made of amorphous silicon below the doped layer 5, so the etching selectivity between the doped layer 5 and the active layer 4 is improved. Dry etching is performed using a fluorine-based gas that can be used.

しかしながら、かかるドライエツチングによりドーピン
グ層5を除去すると、第5図に示すように活性層4の表
面が荒れてしまう。こうした活性層4表面への荒れが生
じた状態で保護膜8を被覆すると、活性層4と保護膜8
の界面が不安定となり、トランジスタ特性を劣化させる
。即ち、前記トランジスタを複数形成してマトリックス
アレイを構成し、例えば5個のトランジスタのV。−I
 DS特性を調べると、第6図に示すように個々のトラ
ンジスタ間にばらつきが生じる。このようなりc−Io
s特性のばらつきのあるトランジスタからなるマトリッ
クスアレイを液晶表示装置の駆動、スイッチングとして
組込んむと、液晶表示において画像むらを生じる。
However, if the doped layer 5 is removed by such dry etching, the surface of the active layer 4 becomes rough as shown in FIG. If the protective film 8 is coated with such roughness on the surface of the active layer 4, the active layer 4 and the protective film 8
The interface becomes unstable, degrading transistor characteristics. That is, a matrix array is formed by forming a plurality of the transistors, and V of five transistors, for example. -I
When examining the DS characteristics, variations occur between individual transistors as shown in FIG. Like this c-Io
When a matrix array consisting of transistors with varying s-characteristics is incorporated for driving and switching of a liquid crystal display device, image unevenness occurs in the liquid crystal display.

(発明が解決しようとする課題) 本発明は、上記従来の課題を解決するためになされたも
ので、個々のトランジスタ間でのv61DS特性のばら
つきのない、良好な特性を有する薄膜半導体素子の製造
方法を提供しようとするものである。
(Problems to be Solved by the Invention) The present invention has been made to solve the above-mentioned conventional problems, and is to manufacture a thin film semiconductor element having good characteristics without variations in v61DS characteristics between individual transistors. It is intended to provide a method.

[発明の構成] (課題を解決するための手段) 本発明は、ガラス基板上にゲート電極、ゲート絶縁膜、
非晶質シリコンからなる活性層、ドーピング層、ソース
電極及びドレイン電極を順次形成した薄膜半導体素子の
製造において、前記ソース電極及びドレイン電極をマス
クとしてそれらの間に露出したドーピング層部分をフッ
素系ガスを用いたドライエツチングにより選択的に除去
する工程と、このエツチングにより荒れた活性層表面を
滑らかにした後、保護膜を形成する工程とを具備したこ
とを特徴とする薄膜半導体素子の製造方法である。
[Structure of the Invention] (Means for Solving the Problem) The present invention provides a structure in which a gate electrode, a gate insulating film, a gate insulating film, and a gate electrode are formed on a glass substrate.
In manufacturing a thin film semiconductor device in which an active layer made of amorphous silicon, a doped layer, a source electrode, and a drain electrode are sequentially formed, the doped layer portion exposed between them is exposed to a fluorine-based gas using the source electrode and drain electrode as a mask. A method for manufacturing a thin film semiconductor device, comprising the steps of: selectively removing the active layer by dry etching; and forming a protective film after smoothing the active layer surface roughened by the etching. be.

上記エツチングにより荒れた活性層表面を滑らかにする
には、例えばフッ化アンモニウム溶液、フッ酸溶液又は
フッ酸と硝酸の混合溶液で湿式エツチングする方法を採
用し得る。
In order to smooth the surface of the active layer roughened by the above-mentioned etching, a method of wet etching using, for example, an ammonium fluoride solution, a hydrofluoric acid solution, or a mixed solution of hydrofluoric acid and nitric acid may be employed.

(作用) 本発明によれば、ソース電極及びドレイン電極をマスク
としてそれらの間に露出したドーピング層部分をフッ素
系ガスを用いたドライエツチングにより選択的に除去し
た後、該エツチングにより荒れた活性層表面をフッ化ア
ンモニウム溶液などで湿式エツチングして該活性層表面
を滑らかにすることによって、この後に被覆される保護
膜と活性層の界面が安定化された薄膜半導体素子を製造
できる。その結果、前記半導体素子を複数形成したマト
リックスアレイにおける各素子のvG IDS特性のば
らつきを解消できるため、該マトリックスアレイを液晶
表示装置の駆動、スイッチとして組込んだ場合、良好な
画像表示を行なうことができる。
(Function) According to the present invention, after selectively removing the doped layer portion exposed between the source electrode and the drain electrode by dry etching using a fluorine-based gas using the source electrode and the drain electrode as masks, the active layer roughened by the etching is removed. By wet-etching the surface with an ammonium fluoride solution or the like to smooth the surface of the active layer, a thin film semiconductor element can be manufactured in which the interface between the protective film and the active layer to be coated subsequently is stabilized. As a result, it is possible to eliminate variations in the vG IDS characteristics of each element in a matrix array in which a plurality of semiconductor elements are formed, so that when the matrix array is incorporated as a drive or switch in a liquid crystal display device, good image display can be performed. Can be done.

(実施例) 以下、本発明の実施例を図面を参照して説明する。(Example) Embodiments of the present invention will be described below with reference to the drawings.

まず、ガラス基板11にモリブデン−タンタル合金から
なるゲート金属層を成膜し、ゲート電極I2を形成した
後、プラズマCVD法により例えば5IOxからなるゲ
ート絶縁膜13を形成した(第1図(A)図示)。ひき
つづき、プラズマCVD法によりアモルファスシリコン
層及びリンをドープしたn型アモルファスシリコン層を
順次成膜した後、これらアモルファスシリコン層及びn
型アモルファスシリコン層を島状にパターニングして活
性層14及びドーピング層15を形成した(同図(B)
図示)。
First, a gate metal layer made of a molybdenum-tantalum alloy was formed on a glass substrate 11 to form a gate electrode I2, and then a gate insulating film 13 made of, for example, 5IOx was formed by a plasma CVD method (see FIG. 1(A)). (Illustrated). Subsequently, after sequentially forming an amorphous silicon layer and an n-type amorphous silicon layer doped with phosphorus by plasma CVD, these amorphous silicon layers and n-type
The active layer 14 and the doped layer 15 were formed by patterning the amorphous silicon layer into an island shape (FIG. 3(B)).
(Illustrated).

次いで、全面にモリブデン層をスパッタ蒸着し、パター
ニングしてソース電極16及びドレイン電極I7を形成
した(同図(C)図示)。つづいて、ソース、ドレイン
電極1B、17をマスクとしてそれら電極16.17間
の露出したドーピング層15部分をCF4と02のガス
を用いたドライエツチングにより選択的にエツチング除
去した。この時、ドーピング層部分を拡大した第2図に
示すようにドーピング層15の下にある活性層14表面
までエツチングされているが、これはドーピング層15
を完全にエツチングするためである。また、この時に互
いに分離されたドーピング層L5a 、 15bが形成
されるが、フッ素系ガスを用いたドライエツチングによ
り活性層I4のエツチング面が荒れた状態となった。ひ
きつづき、フッ化アンモニウム溶液で湿式エツチングし
た。この時、第1図(D)及び同図の一部を拡大した第
3図に示すように前記エツチングにより荒れた活性層1
4表面が滑らかとなった。
Next, a molybdenum layer was sputter-deposited on the entire surface and patterned to form a source electrode 16 and a drain electrode I7 (as shown in FIG. 2C). Subsequently, using the source and drain electrodes 1B and 17 as a mask, the exposed portion of the doped layer 15 between the electrodes 16 and 17 was selectively removed by dry etching using CF4 and 02 gases. At this time, as shown in FIG. 2, which is an enlarged view of the doped layer portion, the surface of the active layer 14 below the doped layer 15 is etched;
This is to completely etch the surface. Also, at this time, doped layers L5a and 15b separated from each other were formed, but the etched surface of the active layer I4 became rough due to dry etching using a fluorine gas. This was followed by wet etching with ammonium fluoride solution. At this time, as shown in FIG. 1(D) and FIG. 3, which is a partially enlarged view of the same figure, the active layer 1 roughened by the etching is
4. The surface became smooth.

この後、5jNxからなる保護膜18を被覆して同図(
E)に示す薄膜トランジスタを製造した。
After that, a protective film 18 made of 5jNx is coated and the same figure (
A thin film transistor shown in E) was manufactured.

本実施例において、ソース電極1B及びドレイン電極1
7を形成後、これら電極16.17マスクとしてそれら
の間に露出したドーピング層15部分をフッ素系ガスを
用いたドライエツチングにより選択的に除去した後、該
エツチングにより荒れた活性層14表面をフッ化アンモ
ニウム溶液で湿式エツチングして該活性層14表面を滑
らかにすることによって、この後に被覆される保護1i
!1gと活性層14の界面を安定化できる。その結果、
かかる薄膜トランジスタを複数形成したマトリックスア
レイにおける各トランジスタ(例えば5個)のV。−I
D5特性を調べると、第7図に示すように個々のトラン
ジスタ間のばらつきのない良好な特性を有する。
In this embodiment, the source electrode 1B and the drain electrode 1
After forming the electrodes 16 and 17, the portion of the doped layer 15 exposed between them as a mask is selectively removed by dry etching using a fluorine-based gas, and the surface of the active layer 14 roughened by the etching is then etched with fluorine. The subsequently applied protection 1i is smoothed by wet etching with an ammonium chloride solution to smooth the surface of the active layer 14.
! 1g and the active layer 14 can be stabilized. the result,
V of each transistor (for example, five) in a matrix array in which a plurality of such thin film transistors are formed. -I
When examining the D5 characteristics, as shown in FIG. 7, the transistors have good characteristics with no variation between individual transistors.

なお、上記実施例ではゲート電極金属としてモリブデン
−タンタル合金を使用したが、タンタル単体又は他のタ
ンタル合金を用いてもよい。
Although molybdenum-tantalum alloy was used as the gate electrode metal in the above embodiment, tantalum alone or other tantalum alloys may also be used.

上記実施例では、ゲート絶縁膜として510xを使用し
たが、5INxを用いてもよい。
In the above embodiment, 510x was used as the gate insulating film, but 5INx may also be used.

[発明の効果コ 以上詳述した如く、本発明の薄膜半導体素子の製造方法
によればドーピング層のドライエツチングに際して活性
層表面に生じたエツチング荒れを滑らかにして保護膜と
の界面を安定化することによって、個々のトランジスタ
間でのvG  105特性のばらつきを解消でき、ひい
ては液晶表示装置の駆動、スイッチングトランジスタと
して組込んだ場合、良好な画像表示を行なうことができ
る等顕著効果を奏する。
[Effects of the Invention] As detailed above, according to the method for manufacturing a thin film semiconductor device of the present invention, the etching roughness generated on the surface of the active layer during dry etching of the doped layer is smoothed and the interface with the protective film is stabilized. As a result, variations in vG 105 characteristics between individual transistors can be eliminated, and further, when incorporated as a driving or switching transistor in a liquid crystal display device, remarkable effects such as good image display can be achieved.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図(A)〜(E)は本発明の実施例における薄膜ト
ランジスタの製造工程を示す断面図、第2図はドーピン
グ層をフッ素系ガスを用いてドライエツチングした後の
状態を示す要部拡大断面図、第3図はドライエツチング
後の活性層表面をフッ化アンモニウム溶液で湿式エツチ
ングした後の状態を示す要部拡大断面図、第4図(A)
〜(C)は従来の薄膜トランジスタの製造工程を示す断
面図、第5図は従来のトランジスタの製造においてドー
ピング層をフッ素系ガスを用いてドライエツチングした
後の状態を示す要部拡大断面図、第6図は従来法で製造
された薄膜トランジスタをマトリックスアレイとした場
合における511Mのトランシタのvc−tos特性を
示す線図、第7図は本実施例で製造された薄膜トランジ
スタをマトリックスアレイとした場合における5個のト
ランシタのv610s特性を示す線図である。 11・・・ガラス基板、12・・・ゲート電極、13・
・・ゲー ト絶縁膜、14・・・活性層、15・・・ド
ーピング層、16・・・ソース電極、17・・・ドレイ
ン電極、18・・・保護膜。 出願人代理人 弁理士 鈴江武彦 (A) (B) 第1 図 第 図 (E) 第 図 第 図 第3図 VG 第6図 VG(V) 第7図
Figures 1 (A) to (E) are cross-sectional views showing the manufacturing process of a thin film transistor according to an embodiment of the present invention, and Figure 2 is an enlarged view of the main part showing the state after dry etching the doped layer using a fluorine-based gas. A sectional view, FIG. 3 is an enlarged sectional view of the main part showing the state after wet etching of the active layer surface after dry etching with an ammonium fluoride solution, and FIG. 4 (A)
- (C) are cross-sectional views showing the manufacturing process of a conventional thin film transistor, FIG. Figure 6 is a diagram showing the vc-tos characteristics of a 511M transistor when thin film transistors manufactured by the conventional method are used as a matrix array. FIG. 2 is a diagram showing V610s characteristics of several transistors. 11...Glass substrate, 12...Gate electrode, 13.
... Gate insulating film, 14... Active layer, 15... Doping layer, 16... Source electrode, 17... Drain electrode, 18... Protective film. Applicant's agent Patent attorney Takehiko Suzue (A) (B) Figure 1 Figure (E) Figure 3 Figure 3 VG Figure 6 VG (V) Figure 7

Claims (1)

【特許請求の範囲】[Claims] ガラス基板上にゲート電極、ゲート絶縁膜、非晶質シリ
コンからなる活性層、ドーピング層、ソース電極及びド
レイン電極を順次形成した薄膜半導体素子の製造におい
て、前記ソース電極及びドレイン電極をマスクとしてそ
れらの間に露出したドーピング層部分をフッ素系ガスを
用いたドライエッチングにより選択的に除去する工程と
、このエッチングにより荒れた活性層表面を滑らかにし
た後、保護膜を形成する工程とを具備したことを特徴と
する薄膜半導体素子の製造方法。
In manufacturing a thin film semiconductor device in which a gate electrode, a gate insulating film, an active layer made of amorphous silicon, a doping layer, a source electrode, and a drain electrode are sequentially formed on a glass substrate, the source electrode and the drain electrode are used as a mask. The method includes a step of selectively removing the doped layer portion exposed between the layers by dry etching using a fluorine-based gas, and a step of forming a protective film after smoothing the surface of the active layer roughened by this etching. A method for manufacturing a thin film semiconductor device, characterized by:
JP30578488A 1988-12-02 1988-12-02 Manufacture of thin film semiconductor element Pending JPH02152278A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7396770B2 (en) 2006-01-10 2008-07-08 Hitachi Global Storage Technologies Netherlands B.V. Post-parting etch to smooth silicon sliders

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7396770B2 (en) 2006-01-10 2008-07-08 Hitachi Global Storage Technologies Netherlands B.V. Post-parting etch to smooth silicon sliders

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