KR19990075407A - Method of manufacturing a thin film transistor substrate - Google Patents

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KR19990075407A KR1019980009603A KR19980009603A KR19990075407A KR 19990075407 A KR19990075407 A KR 19990075407A KR 1019980009603 A KR1019980009603 A KR 1019980009603A KR 19980009603 A KR19980009603 A KR 19980009603A KR 19990075407 A KR19990075407 A KR 19990075407A
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홍문표
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윤종용
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Abstract

본 발명에 따른 박막 트랜지스터 기판의 제조 방법에서는 게이트 절연층 상부에 형성되어 있는 수소화된 비정질 실리콘층, 도핑된 수소화된 비정질 실리콘층 및 금속막의 3층막을 연속으로 건식 식각한다. The method of manufacturing a TFT substrate according to the invention, the dry etching for the gate insulating layer of the hydrogenated amorphous silicon layer formed in the upper portion, the doped hydrogenated amorphous silicon layer and the metal film 3 layer film is continuous. 이때의 기체로는 게이트 절연층과 비정질 실리콘층 사이에 우수한 식각 선택비를 가지는 염소 계열의 기체로서, Cl 2 +O 2 를 사용하며, 3층막의 프로파일(profile)을 완만하게 형성하기 위해서 등방성으로 식각이 진행되는 SF 6 +O 2 기체를 추가로 사용할 수도 있다. At this time, in the gas as the chlorine-based gas having a high etching selectivity between the gate insulating layer and the amorphous silicon layer, an isotropic to slowly form a Cl 2 + O using two and three-layer film, the profile (profile) It may be used to add a SF 6 + O 2 gas etching is in progress. 또한, ITO막, 금속막 및 도핑된 비정질 실리콘층의 3층막을 연속적으로 건식 식각하여 채널부를 형성한다. Further, to form an ITO film, a metal film and a doped amorphous silicon layer 3-layer film of a row by a channel dry etching. 이때, 투명 도전층 및 금속막은 HBr+Cl 2 +O 2 기체를, 도핑된 비정질 실리콘층은 SF 6 +Cl 2 기체를 이용하여 두 단계로 나누어 식각하는데, 채널부를 균일하게 형성하기 위하여 금속막과 비정질 실리콘층 사이에 식각 선택비를 가지는 SF 6 +O 2 기체를 이용하여 금속막을 식각하여 3단계로 나누어 식각할 수도 있다. In this case, the transparent conductive layer and the metal film HBr + Cl 2 + O 2 gas, the doped amorphous silicon layer is a metal film to SF 6 + Cl using a second gas to to etch is divided into two steps, to form a uniform channel portion and by using a SF 6 + O 2 gas having the etching selectivity between amorphous silicon layer etching a metal film may be etched divided into three stages. 또한, 금속막과 도핑된 비정질 실리콘층 사이의 식각 선택비를 10:1 이상으로 하여 도핑된 비정질 실리콘층의 균일성을 95% 이상으로 확보하기 위해서는 금속막과 도핑된 비정질 실리콘층 사이에 식각 저지층을 추가로 형성하고 네 단계로 나누어 건식 식각을 연속적으로 실시할 수 있다. In addition, the etching selectivity between the metal film and the doped amorphous silicon layer 10: in order to ensure the uniformity of the doped amorphous silicon layer to not less than 1 to more than 95% of the etch between the amorphous silicon layer doped with a metal film Jersey forming an additional layer, and is divided into four steps can be carried out dry etching subsequently. 여기서, 식각 저지층은 크롬 실리사이드를 사용하며, 크롬 실리사이드를 식각하기 위해 추가로 사용되는 기체는 Cl 2 +O 2 이다. Here, the etch barrier layer is used the chromium silicide, and gases used in addition to etching the chromium silicide is Cl 2 + O 2.

Description

박막 트랜지스터 기판의 제조 방법 Method of manufacturing a thin film transistor substrate

본 발명은 박막 트랜지스터 기판의 제조 방법에 관한 것으로서, 더욱 상세하게는, 액정 표시 장치의 두 기판 중 한 기판이며, 능동 소자로서 박막 트랜지스터가 형성되어 있는 박막 트랜지스터 기판의 제조 방법에 관한 것이다. The present invention relates to, and more particularly, is a substrate of the two substrates of the liquid crystal display device, method of manufacturing a TFT substrate on which the TFTs are formed as active elements related to a method of manufacturing a TFT substrate.

일반적으로 액정 표시 장치는 전기장에 의하여 액정 분자의 배열이 변화하는 액정의 광학적 성질을 이용하는 액정 기술과 미세한 패턴을 형성하는 반도체 기술을 융합한 표시 장치이다. In general, a liquid crystal display device is a display device combines semiconductor technology for forming a liquid crystal technology and fine pattern using the liquid crystal optical properties in which the arrangement of liquid crystal molecules are changed by an electric field. 액정 표시 장치 중 박막 트랜지스터를 스위칭 소자로 이용하는 박막 트랜지스터 액정 표시 장치는 저소비전력, 저전압 구동력, 박형, 격량의 다양한 장점을 가지고 있다. The liquid crystal display device, thin film transistor liquid crystal display device using a TFT as a switching element of which has a variety of advantages of low power consumption, low voltage driving, a thin, gyeokryang.

이러한 박막 트랜지스터 액정 표시 장치는, 박막 트랜지스터 및 화소 전극이 형성되어 있는 다수의 화소 단위가 행렬의 형태로 형성되어 있으며, 게이트 라인 및 데이터 라인이 각각 화소 행과 화소 열을 따라 형성되어 있는 박막 트랜지스터 기판과 공통 전극이 형성되어 있는 컬러 필터 기판, 그리고 그 사이에 봉입되어 있는 액정 물질을 포함하고 있다. Such a thin film transistor liquid crystal display includes a thin film transistor and a pixel, and the electrode is formed in the form of a plurality of pixel units is formed in matrix, a gate line and a data line is a thin film transistor substrate that is formed along the pixel rows and pixel columns, respectively and a common electrode and a liquid crystal material which is filled in the color filter substrate, and in between is formed.

한편, 이러한 박막 트랜지스터는 일반 트랜지스터에 비해 매우 얇기 때문에, 이의 제조 공정은 일반 트랜지스터의 제조 공정에 비하여 복잡하여 생산성이 낮고 제조 단가가 높다. On the other hand, such a thin-film transistor is of the manufacturing cost is high because very thin compared to the common transistor, and its production process has low productivity compared to the complex manufacturing process of a general transistor. 따라서, 박막 트랜지스터의 생산성을 높이고 제조 단가를 낮추기 위하여 여러 가지 방법이 연구되고 있으며, 특히 제조 공정에 사용되는 마스크의 수를 줄이기 위한 방법이 널리 연구되고 있다. Therefore, to increase productivity of the thin film transistor has been a number of research methods to lower the manufacturing cost, in particular, it has been widely studied methods for reducing the number of masks used in the manufacturing process.

이때, 4매 마스크를 이용하는 박막 트랜지스터의 제조 방법에서는 반도체층으로 사용되는 비정질 실리콘층을 식각할 때 동시에 금속막을 식각하는 공정이 필요하며, 반도체층의 채널부를 형성하기 위해 도핑된 비정질 실리콘층을 식각할 때 동시에 금속막의 중앙부를 식각하여 소스/드레인 전극을 형성하는 공정이 요구된다. At this time, 4, in the manufacturing method of a thin film transistor using the sheet mask, and requires a step of etching to etch the amorphous silicon layer used as semiconductor layer at the same time, a metal film, etching the doped amorphous silicon layer to form a channel of the semiconductor layer the step of forming the source / drain electrodes by etching the metal film at the same time the center portion is required to.

그러나 반도체층을 형성하는 공정과 반도체층의 채널부를 형성하는 공정에서 금속막과 비정질 실리콘층을 동시에 식각할 때, 물성이 다른 두층을 동시에 식각하는 경우에는 언더 컷(under cut)이 발생하므로 습식 식각과 건식 식각을 차례로 실시해야 하는 번거로움이 있다. However, because when etching the metal film and the amorphous silicon layer at the same time in the step of forming step and a channel of the semiconductor layer for forming the semiconductor layer, if the physical properties at the same time etching the other two layers, the undercut (under cut) occurs wet etching and there is a trouble of having to carry out dry etching in order.

본 발명의 과제는 4매 마스크 공정을 적용함에 있어서 복잡한 공정을 줄이는 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다. An object of the present invention is to provide a method of manufacturing a TFT substrate to reduce the complicated process in applying the four mask sheet process.

도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 구조를 도시한 평면도이고, 1 is a plan view showing the structure of a TFT array panel according to a first embodiment of the present invention,

도 2는 도 1에서 II-II 선을 따라 절단한 단면도이고, 2 is a cross-sectional view taken along the line II-II in Figure 1,

도 3a 내지 도 3c는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 도시한 단면도이고, Figures 3a to 3c are sectional views illustrating a method of manufacturing a TFT substrate according to a first embodiment of the present invention,

도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 도시한 단면도이다. Figure 4a to Figure 4d is a sectional view showing a method of manufacturing a TFT substrate according to a second embodiment of the present invention.

이러한 과제를 해결하기 위한 본 발명에 따른 박막 트랜지스터 기판의 제조 방법에서는 , 금속막, 도핑된 비정질 실리콘층 및 도핑되지 않은 비정질 실리콘층의 3층막을 식각하여 반도체층을 형성할 때, 연속으로 건식 식각하며, 게이트 절연막과 비정질 실리콘층에 대하여 우수한 식각 선택비를 가지는 염소(chlorine) 계열의 기체로서, Cl 2 +O 2 기체를 사용한다. The method of manufacturing a TFT substrate according to the present invention for solving such a problem, when etching a metal film, a third layer of doped amorphous silicon layer and the undoped amorphous silicon layer film to form a semiconductor layer, and dry etching in a row and, as an excellent etching of chlorine (chlorine) series gas having a selected ratio with respect to the gate insulating film and the amorphous silicon layer, and using Cl 2 + O 2 gas.

또한, 3층막을 식각할 때, 완만한 경사 식각으로 형성하기 위해서는 두 단계로 나누어 연속으로 건식 식각을 실시할 수 있다. Further, it is possible to perform dry etching in a row is divided into two steps in order to form, the gentle slope etching when the etching stop layer 3. 우선, 불소(fluorine) 계열의 기체로서, 식각이 등방성으로 진행되는 SF 6 +O 2 기체를 사용하여 건식 식각하고, 이어 게이트 절연막과 비정질 실리콘층에 대하여 우수한 식각 선택비를 가지는 Cl 2 +O 2 기체를 이용하여 건식 식각한다. First, a gas of fluorine (fluorine) series, Cl 2 + O 2 etching is having a SF 6 + O 2 gas using a dry etching process and, following excellent etching with respect to the gate insulating film and the amorphous silicon layer selectivity which proceeds isotropically the dry etching using a gas.

여기서, 금속막은 불소 계열의 기체로 건식 식각이 가능한 몰리브덴, 텅스텐 또는 이들의 합금으로 형성하는 것이 바람직하다. Here, it is preferable to form an alloy of the dry etching is capable of molybdenum, tungsten, or those with a gas of a fluorine-based metal film.

다음, 투명 도전 물질인 ITO(indium tin oxide)막을 적층하고, ITO막, 금속막 및 도핑된 비정질 실리콘층을 식각하여 소스/드레인 전극을 형성하고 도핑되지 않은 비정질 실리콘층을 노출시켜 도핑되지 않은 비정질 실리콘층에 채널부를 형성할 때에도 연속으로 건식 식각한다. Next, the transparent conductive material of ITO (indium tin oxide) laminate film, and an ITO film, a metal film, and by etching the doped amorphous silicon layer to form the source / drain electrodes and to expose the non-doped amorphous silicon layer is undoped amorphous the dry etching in a row even when forming a channel in the silicon layer.

여기서, ITO막 및 금속막은 HBr+Cl 2 +O 2 기체를 이용하여 식각하고, 도핑된 비정질 실리콘층은 불소 계열의 기체와 염소 계열의 기체를 혼합한 기체로서 SF 6 +Cl 2 기체를 이용하여 식각한다. Here, the etching by using the ITO film and the metal film HBr + Cl 2 + O 2 gas, and the doped amorphous silicon layer by using a SF 6 + Cl 2 gas as the gas a mixture gas of a fluorine-based gas and a chlorine-based etched.

이때, 도핑되지 않은 비정질 실리콘층과 도핑된 비정질 실리콘층 사이에는 식각 선택비가 없기 때문에 도핑된 비정질 실리콘층을 식각할 때 도핑되지 않은 비정질 실리콘층도 일부 식각된다. At this time, that is between the non-doped amorphous silicon layer and a doped amorphous silicon layer being doped to etch the doped amorphous silicon layer because the etching selectivity ratio of the amorphous silicon layer is also etched portion. 그러므로, 채널부를 보다 균일하게 식각하기 위해서는 금속막을 균일하게 식각한 상태에서 도핑된 비정질 실리콘층을 균일하게 식각하는 것이 요구되며, 이를 해결하기 위해서는 금속막과 비정질 실리콘층 사이에 식각 선택비를 가지는 SF 6 +O 2 기체와 같은 불소 계열의 기체를 이용하여 금속막을 따로 식각할 수 있다. Thus, to uniformly etch than the channel portion is required to uniformly etch the doped amorphous silicon layer in a state of uniformly etching the metal film, in order to solve this problem, SF having the etching selectivity between the metal film and the amorphous silicon layer 6 + O 2 gas with a metal film by using a gas of such a fluorine series can be etched separately.

물론, 이때에도 건식 식각은 연속으로 이루어진다. Of course, in this case a dry etch is performed in a row.

또한, 금속막과 도핑된 비정질 실리콘층 사이의 식각 선택비를 10:1 이상으로 하여 도핑된 비정질 실리콘층의 균일성을 95% 이상으로 확보하기 위해서는 금속막과 비정질 실리콘층 사이에 식각 저지층을 추가로 형성하고 이를 식각하기 위한 건식 식각 공정을 추가하여 네 단계로 나누어 건식 식각을 연속적으로 실시하여 채널부를 형성할 수 있다. In addition, the metal film and the etching selectivity between the doped amorphous silicon layer 10: the etch stop layer is provided between the at least 1 in order to ensure the uniformity of the doped amorphous silicon layer is set to be not less than 95% of the metal film and the amorphous silicon layer by carrying out dry etching divided into four stages to form further and add the dry etching process for etching them consecutively to form a channel portion.

여기서, 식각 저지층은 크롬 실리사이드를 사용하며, 크롬 실리사이드를 식각하기 위한 기체로는 Cl 2 +O 2 를 사용한다. Here, the etch barrier layer is used the chromium silicide, and is a gas for etching the chromium silicide using Cl 2 + O 2.

이때에도 건식 식각은 연속으로 진행된다. At this time, in the dry etching proceeds in a row.

그러면 첨부한 도면을 참고로 하여 본 발명에 따른 박막 트랜지스터 기판의 제조 방법의 실시예를 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다. This will be described in detail an embodiment of the manufacturing method of the example thin-film transistor substrate according to the present invention with the accompanying drawings with reference to extent that can be easily implemented by those of ordinary skill in the art.

도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 구조를 도시한 평면도이고, 도 2는 도 1에서 II-II' 선을 따라 절단한 단면도이다. 1 is a plan view showing the structure of a TFT array panel according to a first embodiment of the present invention, Figure 2 is a cross-sectional view taken along a II-II 'line in FIG.

기판(100) 위에 게이트선(200) 및 그 분지인 게이트 전극(210), 그리고 게이트선(200)의 끝에 형성되어 있는 게이트 패드(220)로 이루어진 게이트 패턴이 형성되어 있다. The gate pattern consisting of a gate line 200 and the branching of the gate electrode 210, and the gate pad 220 is formed at the end of the gate line 200 on the substrate 100 is formed. 게이트 패턴은 몰리브덴-텅스텐 합금의 단일막으로 이루어져 있으며, 게이트 패드(220)는 외부로부터의 주사 신호를 게이트선(200)으로 전달한다. Gate pattern is molybdenum - consists of a single film of a tungsten alloy, and the gate pad 220 is delivered to the scanning signal from the outside to the gate line 200.

게이트 패턴(200, 210, 220) 위에는 게이트 절연층(300)이 형성되어 있으며, 이 게이트 절연층(300)은 게이트 패드(220)의 상부를 노출시키는 접촉 구멍(720)을 가지고 있다. And a gate insulating layer 300 is formed on the gate pattern (200, 210, 220) are formed, a gate insulating layer 300 has a contact hole 720 for exposing an upper portion of the gate pad 220. 게이트 절연층(300) 위에는 수소화된 비정질 실리콘층(400)이 형성되어 있다. A gate insulating layer of the hydrogenated amorphous silicon layer 400 is formed on (300) are formed. 비정질 실리콘층(400)은 게이트 전극(210)에 해당하는 위치에 형성되어 박막 트랜지스터의 활성층으로서 기능하며, 연장되어 세로로 길게 형성되어 있다. Amorphous silicon layer 400 is formed at a position corresponding to the gate electrode 210, and functions as an active layer of a thin film transistor, and extends and is elongated vertically.

비정질 실리콘층(400) 위에는 n형 불순물이 고농도로 도핑된 수소화된 비정질 실리콘층(510, 520)이 형성되어 있다. Above the amorphous silicon layer (400) n-type impurity is a hydrogenated amorphous silicon layer (510, 520) doped with a high concentration are formed. 그 위에는 몰리브덴-텅스텐 합금막으로 이루어져 있는 데이터 패턴(610, 620)이 형성되어 있으며, 도핑된 비정질 실리콘층(510, 520)과 데이터 패턴(610, 620)은 동일한 모양으로 형성되어 있다. The above molybdenum-tungsten alloy, and the data pattern consisting of a film (610, 620) is formed, a doped amorphous silicon layer (510, 520) and the data pattern (610, 620) is formed in the same shape. 이들 두 층은 각각 게이트 전극(210)에 대하여 두 부분(510, 610 ; 520, 620)으로 나뉘어 있으며, 비정질 실리콘층(400)의 모양을 따라 형성되어 있다. These two layers are both from those of the gate electrode 210, respectively; it is divided by (510, 610 520, 620), it is formed along the shape of the amorphous silicon layer 400.

데이터 패턴(610, 620) 위에는 ITO 따위의 투명한 도전 물질로 이루어진 투명 도전층(830, 840)이 형성되어 있으며, 그 중 일부(830)는 데이터 패턴(610) 및 도핑된 비정질 실리콘층(510)의 패턴을 따라 형성되어 있으며, 다른 일부(840)는 데이터 패턴(620)을 덮으며 화소의 중앙 부분으로 연장되어 화소 전극이 된다. Data pattern (610, 620), a transparent conductive layer (830, 840) and is formed, a portion 830 is a data pattern 610 and the doped amorphous silicon layer 510 of made of a transparent conductive material of ITO, etc. formed on a is formed along the pattern, and the other part 840 covers the data pattern (620) extends in the center of the pixel is the pixel electrode.

마지막으로, ITO 패턴(830, 840) 및 ITO 패턴으로 가려지지 않는 게이트 절연층(300) 위에는 보호막(700)이 형성되어 있으며, 이 보호막(700)에는 게이트 패드(220) 및 투명 도전층(830)의 끝부분을 노출시키는 접촉 구멍(720, 730)이 각각 형성되어 있다. Finally, ITO pattern (830, 840) and the gate pad 220 and the transparent conductive layer (830 and protective film 700 formed on the gate insulating layer 300 does not cover the ITO pattern is formed, a protective film 700, ) contact holes (720, 730) for exposing the end of the are formed, respectively.

그러면, 도 1 및 도 2에 도시한 구조의 박막 트랜지스터 기판을 제조하는 방법에 대하여 도 3a 내지 도 3c를 참고로 하여 설명한다. This will be described with to FIG. 3a to 3c with respect to the method for producing a thin film transistor substrate of the structure shown in Figs. 1 and 2 by reference.

도 3a에 도시한 바와 같이, 투명한 절연 기판(100) 위에 알루미늄 또는 알루미늄 합금막을 적층하고 제1 마스크를 이용하여 사진 식각하여 게이트선(200), 게이트 전극(210) 및 게이트 패드(220)를 포함하는 게이트 패턴을 형성한다. Includes a transparent insulating substrate 100 by laminating a film of aluminum or aluminum alloy over, and photolithography using a first mask, the gate line 200, the gate electrode 210 and the gate pad 220 as shown in Figure 3a a gate pattern.

여기서, 알루미늄 또는 알루미늄 합금막의 상부에, 이들의 손상을 보호하기 위한 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금과 같은 보호용 금속을 추가로 형성할 수도 있다. Here, the aluminum or aluminum alloy film thereon, chrome for protecting their damage (Cr), molybdenum (Mo), tungsten (W), titanium (Ti), a protective metal such as tantalum (Ta) or an alloy thereof It may be further formed.

다음, 질화 규소로 이루어진 게이트 절연층(300), 수소화된 비정질 실리콘층(400), N형의 불순물로 고농도로 도핑된 수소화된 비정질 실리콘층(500) 및 금속막(600)을 차례로 적층하고, 제2 마스크를 이용하여 도 3b에 도시한 바와 같이 금속막(600), 도핑된 비정질 실리콘층(500) 및 비정질 실리콘층(400)을 연속으로 건식 식각하여 패터닝한다, Next, a gate insulating layer 300 made of silicon nitride, and depositing a doped at a high concentration in a hydrogenated amorphous silicon layer 400, the N-type impurity hydrogenated amorphous silicon layer 500 and the metal layer 600, in turn, the patterned by dry-etching the metal layer 600, a doped amorphous silicon layer 500 and the amorphous silicon layer 400 as shown in Figure 3b using a second mask in a row,

이때, 금속막(600), 도핑된 비정질 실리콘층(500) 및 도핑되지 않은 비정질 실리콘층(400)의 3층막을 건식 식각하는 기체로는 게이트 절연층(300)과 비정질 실리콘층(400) 사이에 우수한 식각 선택비를 가지는 염소 계열의 기체로서, Cl 2 +O 2 를 사용한다. At this time, the metal layer 600, between a gas three-layer dry etching a film of doped amorphous silicon layer 500 and the undoped amorphous silicon layer 400 is a gate insulating layer 300 and the amorphous silicon layer 400 as the chlorine-based gas having an excellent etching selectivity to, uses Cl 2 + O 2.

여기서, Cl 2 +O 2 기체를 이용하여 3층막(400, 500, 600)을 식각하는 경우에는 가장지리 부분이 가파르게 형성될 수 있다. Here, there may be formed a part of the geographical steeply case of etching the three-layer film (400, 500, 600) using Cl 2 + O 2 gas.

이때, 3층막(400, 500, 600) 가장지리 부분의 경사가 가파르게 형성되는 경우에는 이후에 형성되는 다른 막의 스텝 커버리지(step coverage)가 나빠지기 때문에, 3층막(400, 500, 600)의 가장지리 부분을 완만한 경사 식각으로 형성하는 것이 바람직하다. At this time, the three-layer film (400, 500, 600) the geographic when the inclination of the portion sharply formed at a different film step coverage is formed after (step coverage) is due to fall, or three-layer film (400, 500, 600) the to form a geographical area with a gentle slope etching is preferred. 따라서, 3층막(400, 500, 600)의 가장자리 부분을 완만한 경사 식각으로 형성하기 위해서는 두 단계로 나누어 건식 식각을 실시할 수 있다. Therefore, it is possible to carry out dry etching process divided into two steps in order to form with a gentle slope etching the edge portion of the three-layer film (400, 500, 600). 우선, 불소(fluorine) 계열의 기체로서, 등방성으로 식각이 진행되는 SF 6 +O 2 기체를 사용하여 건식 식각을 실시하고, 연속해서 게이트 절연층(300)과 비정질 실리콘층(400)에 대하여 우수한 식각 선택비를 가지는 Cl 2 +O 2 기체를 이용하여 건식 식각을 실시한다. First, the fluorine (fluorine) as the gas in the series, by using SF 6 + O 2 gas etching isotropically proceeds subjected to dry etching, and successively a gate insulating layer 300 and the amorphous silicon layer is superior with respect to 400 using Cl 2 + O 2 gas having an etching selection ratio of dry etching is performed.

이때, 금속막(600)은 불소 계열의 기체로 건식 식각이 가능한 몰리브덴, 텅스텐 , 타이타늄, 탄탈륨 또는 이들의 합금으로 형성하는 것이 바람직하다. At this time, the metal layer 600 is preferably formed by a dry etching process available in the fluorine-based gas molybdenum, tungsten, titanium, tantalum or an alloy thereof.

다음, 도 3c에서 보는 바와 같이, 투명 도전 물질인 ITO(indium tin oxide)막을 적층하고 제3 마스크를 이용하여 ITO막, 금속막 및 도핑된 비정질 실리콘층을 연속적으로 건식 식각하여 투명 도전층(830, 840), 데이터 패턴(610, 620) 및 도핑된 비정질 실리콘층(510, 520)을 형성한다. Next, As shown in FIG 3c, the transparent conductive material of ITO (indium tin oxide) are laminated, and subsequently dry-etching of the ITO film, a metal film and a doped amorphous silicon layer using a third mask, a transparent conductive film layer (830 to form, 840), the data pattern (610, 620) and a doped amorphous silicon layer (510, 520).

여기서, 투명 도전층(830, 840) 및 데이터 패턴(610, 620)은 HBr+Cl 2 +O 2 기체를 이용하여 패터닝하고, 도핑된 비정질 실리콘층(510, 520)은 불소 계열의 기체와 염소 계열의 기체를 혼합한 기체로서 SF 6 +Cl 2 기체를 이용하여 패터닝한다. Here, the transparent conductive layer (830, 840) and the data pattern (610, 620) is HBr + Cl 2 + O patterned using a second gas, and the doped amorphous silicon layer (510, 520) is of fluorine-based gas and a chlorine It is patterned by using a SF 6 + Cl 2 gas as the gas a mixture of gases in the series.

이때, 도핑되지 않은 비정질 실리콘층(400)과 도핑된 비정질 실리콘층(510, 520) 사이에는 식각 선택비가 없기 때문에 SF 6 +Cl 2 기체를 이용하여 도핑되지 않은 비정질 실리콘층(400)을 식각할 때 도핑되지 않은 비정질 실리콘층(400)도 일부 식각된다. At this time, between the doped and undoped amorphous silicon layer 400, the amorphous silicon layer (510, 520) to etch the SF 6 + Cl 2 amorphous silicon layer 400 is not doped with the gas because the etching selection ratio amorphous silicon layer 400 is not doped also some etching time. 그러므로, HBr+Cl 2 +O 2 기체를 이용하여 투명 도전층(830, 840) 및 데이터 패턴(610, 620)을 식각할 때 데이터 패턴(610, 620)이 균일하게 식각되어야 이후에 도핑된 비정질 실리콘(510, 520)을 균일하게 식각할 수 있으며, 노출되는 도핑되지 않은 비정질 실리콘층(400)의 채널부(40)를 균일하게 형성할 수 있다. Thus, HBr + Cl 2 + O 2 gas transparent conductive layer (830, 840) by using and the data pattern (610, 620) doped after a data pattern (610, 620) is to be uniformly etched when etching amorphous silicon (510, 520), and a uniformly etched, it is possible to uniformly form a channel portion 40 of exposed undoped amorphous silicon layer 400. 그러나, SF 6 +Cl 2 기체는 데이터 패턴(610, 620)의 금속막과 비정질 실리콘층(510, 520) 사이의 식각 선택비가 좋지 않기 때문에 금속막의 식각이 불균일하게 이루어질 수 있다. However, SF 6 + Cl 2 gas can be made in a non-uniform etching of the metal film because good etching selectivity ratio between the data pattern (610, 620) of the metal film and the amorphous silicon layer (510, 520). 그러므로, 채널부(40)를 보다 균일하게 식각하기 위해서는 데이트 패턴(610, 620)의 금속막을 균일하게 식각한 상태에서 도핑된 비정질 실리콘층을 식각하는 것이 바람직하다. Therefore, in order to more uniformly etching the channel part 40 it is preferable to etch the doped amorphous silicon layer in a uniform etching a metal film of a date pattern 610 and 620 states. 따라서, 데이터 패턴(610, 620)과 비정질 실리콘층 사이에 우수한 식각 선택비를 가지는 불소 계열의 기체, 예를 들면 SF 6 +O 2 기체를 이용하여 데이트 패턴(610, 620)을 패터닝한다. Thus, to pattern the data pattern (610, 620), a gas, a fluorine-series having a high etching selection ratio between the amorphous silicon layer, for example SF 6 + O 2 gas date patterns 610 and 620 using the. 즉, 세 단계로 나누어 채널부(40)를 형성한다. That is, by dividing the three steps to form a channel section 40.

우선, HBr+Cl 2 +O 2 기체를 이용하여 투명 도전층(830, 840)만 패터닝하고, 다음, 데이터 패턴(610, 620)은 SF 6 +O 2 기체를 이용하여 패터닝하고, 마지막으로, 도핑된 비정질 실리콘층(510, 520)은 SF 6 +Cl 2 기체를 이용하여 패터닝한다. First, by using a HBr + Cl 2 + O 2 gas transparent conductive layer (830, 840) only by patterning, and then, the data pattern (610, 620) is then patterned by using a SF 6 + O 2 gas last, the doped amorphous silicon layer (510, 520) is patterned using a SF 6 + Cl 2 gas. 이때, 건식 식각은 in-situ 상태에서 연속으로 실시한다. At this time, dry etching is carried out continuously in the in-situ conditions.

또한, 데이터 패턴(610, 620)과 도핑된 비정질 실리콘층(510, 520) 사이의 식각 선택비를 10:1 이상으로 하여 도핑된 비정질 실리콘층(510, 520)의 균일성을 95% 이상으로 확보하기 위해서는 데이트 패턴(610, 620)과 도핑된 비정질 실리콘층(510, 520) 사이에 식각 저지층을 추가로 형성하고 네 단계로 나누어 건식 식각을 연속적으로 실시할 수 있다. Further, the data pattern (610, 620) and a doped amorphous silicon layer (510, 520), the etching selection ratio of 10 between: the uniformity of 1 to the doped amorphous silicon layer (510, 520) more than 95% in order to ensure further formed a etch stop layer between the date patterns (610, 620) and a doped amorphous silicon layer (510, 520) and divided into four steps it can be carried out dry etching subsequently. 여기서, 식각 저지층은 크롬 실리사이드를 사용하며, 크롬 실리사이드를 식각하기 위한 기체로는 Cl 2 +O 2 를 사용한다. Here, the etch barrier layer is used the chromium silicide, and is a gas for etching the chromium silicide using Cl 2 + O 2. 상세하게는, 본 발명에 따른 제2 실시예에서 설명하기로 한다. In particular, it will be described in a second embodiment according to the present invention.

마지막으로, 도 2에 도시한 바와 같이, 질화 규소로 보호막(700)을 적층한 후 제4 마스크를 이용하여 게이트 절연층(300)과 함께 사진 식각하여, 게이트 패드(220) 및 데이터 패턴(610)의 끝부분에 대응하는 투명 도전막(830) 상부를 노출시키는 접촉 구멍(720, 730)을 형성한다. Finally, as shown in Fig. 2, and then laminating the protective film 700 to the silicon nitride using a fourth mask etch picture together with the gate insulating layer 300, the gate pads 220 and the data pattern (610 ) to form a transparent conductive contact holes (720, 730) of the film 830 exposed to the upper portion corresponding to the end of the.

이때, 접촉 구멍(720, 730)의 테두리 경사를 완만하게 하기 위하여 SF 6 +HCl 또는 SF 6 +Cl 2 기체와 같이, 불소 계열과 염소 계열의 기체를 이용하여 질화 규소막(700, 300)을 차례로 식각한다. In this case, SF 6 + HCl or SF 6 + Cl 2 gas and the like, a fluorine series and using a gas of the chlorine-based silicon nitride film (700, 300) in order to smooth the edge slope of the contact holes (720, 730) the and then etched.

다음은, 채널부(40)를 네 단계로 나누어 형성하는 방법에 대하여 도 4a 내지 도 4d를 참조로 하여 상세하게 설명하기로 한다. Next, it will be described in detail with the Fig. 4a-4d a method of forming into a channel section 40 in four steps as a reference.

도 4a에 도시한 바와 같이, 본 발명에 따른 제1 실시예와 동일하게, 투명한 절연 기판(100) 위에 알루미늄 또는 알루미늄 합금막을 적층하고 제1 마스크를 이용하여 사진 식각하여 게이트선(200), 게이트 전극(210) 및 게이트 패드(220)를 포함하는 게이트 패턴을 형성한다. As shown in Figure 4a, a first embodiment in the same manner, a transparent insulating substrate laminated film of aluminum or aluminum alloy on 100 and by a photolithography using a first mask, the gate line 200 according to the present invention, the gate a gate pattern including the electrode 210 and the gate pad 220.

여기서, 알루미늄 또는 알루미늄 합금막의 상부에, 이들이 손상되는 것을 방지하기 위한 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금과 같은 보호용 금속을 추가로 형성할 수도 있다. Here, the aluminum or aluminum alloy film thereon, chromium (Cr) to prevent them from being damaged, molybdenum (Mo), tungsten (W), titanium (Ti), a protective metal such as tantalum (Ta) or an alloy thereof It may be further formed.

다음, 도 4b에서 보는 바와 같이, 질화 규소로 이루어진 게이트 절연층(300), 수소화된 비정질 실리콘층(400), N형의 불순물로 고농도로 도핑된 수소화된 비정질 실리콘층(500) 및 크롬으로 이루어진 크롬막을 적층한다. Next, as shown in Figure 4b, consisting of a gate insulating layer 300, and doped at a high concentration hydrogenation in hydrogenated amorphous silicon layer 400, the N-type impurity amorphous silicon layer 500 and the chromium consisting of silicon nitride The laminated film is chromium. 이어, 열을 가하여 크롬막과 도핑된 비정질 실리콘층(500)의 상부에 크롬 실리사이드(900)를 형성하고, 크롬막을 제거한다. And after forming a chromium silicide 900 on top of the chromium film and the doped amorphous silicon layer 500 by applying heat, and removing a chromium film.

이어, 몰리브덴, 텅스텐, 타이타늄, 탄탈륨 또는 이들의 합금으로 이루어진 금속막(600)을 적층하고, 제2 마스크를 이용하여 도 4c에 도시한 바와 같이 금속막(600), 크롬 실리사이드(900), 도핑된 비정질 실리콘층(500) 및 도핑되지 않은 비정질 실리콘층(400)을 연속으로 건식 식각하여 패터닝한다, Next, molybdenum, tungsten, titanium, tantalum, or laminating a metal layer 600 made of an alloy thereof and, by using the second mask, the metal film 600 as shown in Figure 4c, chromium silicide (900), doped the dry etching to pattern the a-Si layer 500 and the undoped amorphous silicon layer 400 in a row,

이때, 금속막(600), 크롬 실리사이드(900), 도핑된 비정질 실리콘층(500) 및 도핑되지 않은 비정질 실리콘층(400)의 4층막은 두 단계로 분리하여 연속적으로 건식 식각을 실시한다. At this time, dry etching is carried out continuously with the separation of a metal layer 600, chrome silicide 900, the two-stage membrane 4 layers of doped amorphous silicon layer 500 and the undoped amorphous silicon layer 400.

우선, 불소(fluorine) 계열의 기체로서, 등방성으로 식각이 진행되는 SF 6 +O 2 기체를 사용하여 건식 식각을 실시하여 4층막(600, 900, 500, 400)을 완만한 경사각을 가지는 테이퍼 형상으로 형성한다. First, the fluorine (fluorine) tapered as a gas, having a using SF 6 + O 2 gas etching isotropically proceeds slowly with 4-layer film (600, 900, 500, 400) by carrying out dry etching inclination angle of the line to form a. 이때, 도핑된 비정질 실리콘층(500) 또는 도핑되지 않은 비정질 실리콘층(400)의 일부는 남기도록 한다. At this time, a portion of the doped amorphous silicon layer 500 or the undoped amorphous silicon layer 400 to leave. 이어, 게이트 절연층(300)과 비정질 실리콘층(500, 400) 사이에 우수한 식각 선택비를 가지는 Cl 2 +O 2 기체를 이용하여 게이트 절연층(300)노출시킨다. Then, the exposed gate insulating layer 300 and the amorphous silicon layer using Cl 2 + O 2 gas having a high etching selectivity between the gate insulating layer 300 (500, 400).

물론, 제1 실시예에서와 같이, Cl 2 +O 2 기체를 이용하여 한 번에 연속적으로 식각할 수도 있다 Of course, the etching may be continuously to at a time, using Cl 2 + O 2 gas as in the first embodiment

다음, 도 4d에서 보는 바와 같이, 투명 도전 물질인 ITO(indium tin oxide)막을 적층하고 제3 마스크를 이용하여 ITO막, 금속막, 크롬 실리사이드 및 도핑된 비정질 실리콘층을 네 단계로 분리하여 연속적으로 건식 식각하여 투명 도전층(830, 840), 데이터 패턴(610, 620), 크롬 실리사이드(910, 920) 및 도핑된 비정질 실리콘층(510, 520)을 형성한다. Next, the transparent conductive material of ITO film, a metal film, a chromium silicide, and doped amorphous silicon layer by laminating ITO (indium tin oxide) film using a third mask, as shown in Figure 4d in a row and separated by four steps to form a transparent conductive layer (830, 840), the data pattern (610, 620), chromium silicide (910, 920) and a doped amorphous silicon layer (510, 520) by dry etching.

우선, 제3 마스크를 이용하고 HBr+Cl 2 +O 2 기체를 이용하여 ITO막을 식각하여 투명 도전층(830, 840)을 형성한다. First, using a third mask and by etching an ITO film by using a gas HBr + Cl 2 + O 2 to form a transparent conductive layer (830, 840). 다음, 투명 도전층(830, 840)을 마스크로 하고 SF 6 +O 2 기체를 이용하여 금속막을 식각하여 데이터 패턴(610, 620)을 형성한다. It is formed and then the transparent conductive layer (830, 840) as a mask, and SF 6 + O 2 gas to etch a metal film pattern data 610 and 620 using the.

이때, 크롬 실리사이드(910)는 불소 계열의 기체에 의해서 식각되지 않으므로 식각 공정을 과도하게 진행하여 데이터 패턴(610, 620)을 균일하게 형성할 수 있다. At this time, the chromium silicide 910 may be formed by proceeding to not etched by a fluorine-based gas of excessive etching process a uniform data pattern (610, 620). 그러므로, 크롬 실리사이드(910)는 데이터 패턴(610, 620)을 식각할 때, 도핑된 비정질 실리콘층(500)이 식각되지 않도록 하는 식각 저지층의 역할을 한다. Therefore, chromium silicide (910) serves as an etch stop layer so as to etch, the doped amorphous silicon layer 500, a data pattern (610, 620) is not etched.

다음, Cl 2 +O 2 기체를 이용하여 노출되는 크롬 실리사이드(910)를 제거하고, SF 6 +Cl 2 와 같은 불소 계열 및 염소 계열의 기체를 혼합한 기체, 예를 들면 SF 6 +Cl 2 기체를 이용하여 도핑된 비정질 실리콘층(510, 520)을 패터닝한다. Next, Cl 2 + O 2 gas, using a removing chromium silicide 910 that is exposed, and a mixed gas of the fluorine series, and chlorine series such as SF 6 + Cl 2 gas, for example SF 6 + Cl 2 gas to the patterns the doped amorphous silicon layer (510, 520) used.

이때, 네 단계로 분리하여 도핑되지 않은 비정질 실리콘층(400)에 채널부(40)를 형성하는 건식 식각은 in-situ 상태에서 연속으로 실시한다. At this time, the dry etching for forming the channel portion 40 separated by four steps a-Si layer 400 that is not doped is carried out continuously in the in-situ conditions.

이후의 공정은 제1 실시예와 동일하다. Since the processes are the same as in the first embodiment.

따라서, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법에서는 건식 식각 방법을 이용하여 금속막과 비정질 실리콘층을 동시에 연속하여 식각함으로써 복잡한 공정을 줄일 수 있다. Therefore, in the method of manufacturing a TFT substrate according to the present invention it can reduce the complicated process by etching sequentially a metal film and the amorphous silicon layer at the same time by using a dry etching method. 또한, 등방성으로 식각이 진행되는 SF 6 +O 2 기체를 사용하여 금속막과 비정질 실리콘층의 프로파일을 완만하게 형성할 수 있다. Further, by using SF 6 + O 2 gas etching proceeds isotropically it may gradually form a profile of the metal film and the amorphous silicon layer. 또한, 금속막과 비정질 실리콘층 사이에 식각 선택비를 가지는 기체를 이용하거나, 이들 사이에 식각 저지층을 형성함으로써 균일한 채널부를 형성하여 소자의 특성을 향상시킬 수 있다. In addition, it is possible to use a gas having an etching selectivity between the metal film and the amorphous silicon layer, or forming a uniform channel improving the characteristics of the device by forming an etch stop layer between them.

(상세한 설명에서 "연속으로"라는 표현과 "in-situ"라는 표현과 의미차이가 있다면, 지적하시기 바랍니다.) (If in the description is expressed as "in-situ" it means the difference of expression and the "continuous", please noted.)

Claims (40)

  1. 기판 위에 알루미늄막 또는 알루미늄 합금막을 적층하고, 제1 마스크를 이용하여 상기 알루미늄 또는 알루미늄 합금을 패터닝하여 게이트선, 게이트 패드 및 게이트 전극을 형성하는 단계, Depositing a film of aluminum or an aluminum alloy film over a substrate, using a first mask to pattern the aluminum or aluminum alloy to form a gate line, a gate pad and a gate electrode;
    상기 기판 위에 게이트 절연막, 비정질 실리콘층, 고농도 불순물로 도핑된 비정질 실리콘층 및 금속막을 차례로 적층하는 단계, Comprising: a gate insulating film, an amorphous silicon layer, and then laminating the heavily doped amorphous silicon layer and the metal film is doped with an impurity on the substrate,
    제2 마스크를 이용하여 상기 금속막, 도핑된 비정질 실리콘층 및 비정질 실리콘층의 일부를 연속으로 건식 식각하는 단계, The method comprising the metal film, dry etching portions of the doped amorphous silicon layer and the amorphous silicon layer continuously by using a second mask,
    상기 기판 상부에 투명 도전막을 증착하고 제3 마스크를 이용하여 상기 투명 도전막, 금속막 및 도핑된 비정질 실리콘층을 HBr+Cl 2 +O 2 및 염소 계열과 불소 계열의 혼합 기체를 차례로 이용하여 연속으로 식각하는 단계, The substrate a transparent conductive deposit a film on the top and the third mask by using the transparent conductive film, a metal film and a doped amorphous silicon layer a HBr + Cl 2 + O 2, and then continuously using a mixture of chlorine-based and fluorine-based etching with,
    상기 기판 상부에 보호막을 형성한 후에 제4 마스크를 이용하여 상기 게이트 패드 상부에 상기 게이트 절연막과 상기 보호막을 식각하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. Method for manufacturing a liquid crystal display thin film transistor substrate for which the gate pad upper portion by using a fourth mask after forming the protective film on the substrate includes the step of etching the gate insulating film and the protective film.
  2. 제1항에서, In claim 1,
    상기 염소 계열과 불소 계열을 혼합한 기체는 SF 6 +Cl 2 인 박막 트랜지스터 기판의 제조 방법. Gas a mixture of the chlorine-based and fluorine-series is SF 6 + Cl 2 The method of producing a thin film transistor substrate.
  3. 제2항에서, In claim 2,
    상기 HBr+Cl 2 +O 2 기체는 상기 투명 도전막 및 상기 금속막을 연속으로 식각하고, 상기 SF 6 +Cl 2 기체는 상기 도핑된 비정질 실리콘층을 식각하는 박막 트랜지스터 기판의 제조 방법. The HBr + Cl 2 + O 2 gas is the SF 6 + Cl 2 gas and etching the transparent conductive film and the metal film is continuous, the method of manufacturing a thin film transistor substrate to etch the doped amorphous silicon layer.
  4. 제3항에서, In claim 3,
    상기 금속막은 몰리브덴, 타이타늄, 탄탈륨, 텅스텐 또는 이들의 합금으로 형성하는 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a thin film transistor formed in the substrate to the metal film of molybdenum, titanium, tantalum, tungsten, or an alloy thereof.
  5. 제4항에서, In claim 4,
    상기 제2 금속막, 도핑된 비정질 실리콘층 및 비정질 실리콘층의 일부를 연속으로 건식 식각하는 단계는 염소 계열의 기체를 이용하는 박막 트랜지스터 기판의 제조 방법. The second metal film, the step of dry-etching a portion of the doped amorphous silicon layer and the amorphous silicon layer in a continuous manufacturing method of a TFT array panel using a gas of the chlorine family.
  6. 제5항에서, In claim 5,
    상기 염소 계열의 기체는 Cl 2 +O 2 인 박막 트랜지스터 기판의 제조 방법. The chlorine-based gas is Cl 2 + O 2 The method of manufacturing a thin film transistor substrate.
  7. 제6항에서, In claim 6,
    상기 염소 계열의 기체로 건식 식각하는 단계 이전에 불소 계열의 기체로 건식 식각하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a thin film transistor substrate prior to the step of dry etching with a gas of the chlorine family further comprises the step of dry etching with a gas of the fluorine series.
  8. 제7항에서, In claim 7,
    상기 불소 계열의 기체는 SF 6 +O 2 를 이용하는 박막 트랜지스터 기판의 제조 방법. The gas of the fluorine series is a method of manufacturing a TFT array panel using a SF 6 + O 2.
  9. 제8항에서, In claim 8,
    상기 게이트 절연막과 상기 보호막을 식각하는 단계는 상기 염소 계열과 불소 계열을 혼합한 기체로서, HCl+Cl 2 또는 SF 6 +Cl 2 기체를 이용하는 박막 트랜지스터 기판의 제조 방법. Etching the gate insulating film and the protective film is a gas a mixture of the chlorine-based and fluorine-series, HCl + Cl 2 or method of manufacturing a TFT array panel using a SF 6 + Cl 2 gas.
  10. 제9항에서, In claim 9,
    상기 알루미늄막 또는 알루미늄 합금막의 상부에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금과 같은 보호용 금속막을 더 포함하는 박막 트랜지스터 기판의 제조 방법. Producing a TFT array panel further comprises on top of the aluminum film or aluminum alloy film, chromium (Cr), molybdenum protective metal such as (Mo), tungsten (W), titanium (Ti), tantalum (Ta) or an alloy film Way.
  11. 기판 위에 알루미늄막 또는 알루미늄 합금막을 적층하고, 제1 마스크를 이용하여 상기 알루미늄막 또는 알루미늄 합금막을 패터닝하여 게이트선, 게이트 패드 및 게이트 전극을 형성하는 단계, The method comprising laminating a film of aluminum or an aluminum alloy film over a substrate and patterned using a first mask, the aluminum film or aluminum alloy film to form a gate line, a gate pad and a gate electrode;
    상기 기판 위에 게이트 절연막, 비정질 실리콘층, 고농도 불순물로 도핑된 비정질 실리콘층 및 금속막을 차례로 적층하는 단계, Comprising: a gate insulating film, an amorphous silicon layer, and then laminating the heavily doped amorphous silicon layer and the metal film is doped with an impurity on the substrate,
    제2 마스크를 이용하여 상기 금속막, 도핑된 비정질 실리콘층 및 비정질 실리콘층의 일부를 연속으로 건식 식각하는 단계, The method comprising the metal film, dry etching portions of the doped amorphous silicon layer and the amorphous silicon layer continuously by using a second mask,
    상기 기판 상부에 투명 도전막을 증착하고 제3 마스크를 이용하여 상기 투명 도전막, 금속막 및 도핑된 비정질 실리콘층을 HBr+Cl 2 +O 2 , 불소 계열, 불소 계열과 염소 계열의 혼합 기체를 차례로 이용하여 연속으로 식각하는 단계, Transparent conductive deposit a film on the substrate, and using the third mask, the transparent conductive film, a metal film and a doped amorphous silicon layer and then the HBr + Cl 2 + O 2, a fluorine series, fluorine series and a mixed gas of chlorine series by using etching in a row,
    상기 기판 상부에 보호막을 형성한 후에 제4 마스크를 이용하여 상기 게이트 패드 상부에 상기 게이트 절연막과 상기 보호막을 사진 식각하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. Method for manufacturing a liquid crystal display thin film transistor substrate for which the gate pad upper portion by using a fourth mask after forming the protective film on the substrate includes the step of photo etching the gate insulating film and the protective film.
  12. 제11항에서, In claim 11,
    상기 염소 계열과 불소 계열을 혼합한 기체는 SF 6 +Cl 2 인 박막 트랜지스터 기판의 제조 방법. Gas a mixture of the chlorine-based and fluorine-series is SF 6 + Cl 2 The method of producing a thin film transistor substrate.
  13. 제11항에서, In claim 11,
    상기 불소 계열의 기체는 SF 6 +O 2 인 박막 트랜지스터 기판의 제조 방법. The gas of the fluorine series is a method of producing a SF 6 + O 2 of the thin film transistor substrate.
  14. 제13항에서, In claim 13,
    상기 HBr+Cl 2 +O 2 기체는 상기 투명 도전막을 식각하고, 상기 불소 계열의 기체는 상기 금속막을 식각하고, 상기 불소 계열과 염소 계열의 혼합 기체는 상기 도핑된 비정질 실리콘층을 식각하는 박막 트랜지스터 기판의 제조 방법. The HBr + Cl 2 + O 2 gas is a gas of the fluorine series the transparent conductive etch stop, and is the etch stop of the metal, the mixed gas of the fluorine-based and chlorine-based thin-film transistor for etching the doped amorphous silicon layer the method of the substrate.
  15. 제13항에서, In claim 13,
    상기 금속막은 몰리브덴, 타이타늄, 탄탈륨, 텅스텐 또는 이들의 합금으로 형성하는 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a thin film transistor formed in the substrate to the metal film of molybdenum, titanium, tantalum, tungsten, or an alloy thereof.
  16. 제14항에서, In claim 14,
    상기 금속막, 도핑된 비정질 실리콘층 및 비정질 실리콘층의 일부를 연속으로 건식 식각하는 단계는 염소 계열의 기체를 이용하는 박막 트랜지스터 기판의 제조 방법. The metal layer comprising the steps of dry-etching a portion of the doped amorphous silicon layer and the amorphous silicon layer in a continuous manufacturing method of a TFT array panel using a gas of the chlorine family.
  17. 제16항에서, In claim 16,
    상기 염소 계열의 기체는 Cl 2 +O 2 인 박막 트랜지스터 기판의 제조 방법. The chlorine-based gas is Cl 2 + O 2 The method of manufacturing a thin film transistor substrate.
  18. 제17항에서, In claim 17,
    상기 염소 계열의 기체로 건식 식각하는 단계 이전에 불소 계열의 기체로 건식 식각하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a thin film transistor substrate prior to the step of dry etching with a gas of the chlorine family further comprises the step of dry etching with a gas of the fluorine series.
  19. 제17항에서, In claim 17,
    상기 게이트 절연막과 상기 보호막을 식각하는 단계는 염소 계열과 불소 계열을 혼합한 기체로서, HCl+Cl 2 또는 SF 6 +Cl 2 기체를 이용하는 박막 트랜지스터 기판의 제조 방법. Etching the gate insulating film and the protective film is a gas a mixture of chlorine-based and fluorine-series, HCl + Cl 2 or method of manufacturing a TFT array panel using a SF 6 + Cl 2 gas.
  20. 제19항에서, In claim 19,
    상기 알루미늄막 또는 알루미늄 합금막의 상부에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금과 같은 보호용 금속막을 더 포함하는 박막 트랜지스터 기판의 제조 방법. Producing a TFT array panel further comprises on top of the aluminum film or aluminum alloy film, chromium (Cr), molybdenum protective metal such as (Mo), tungsten (W), titanium (Ti), tantalum (Ta) or an alloy film Way.
  21. 기판 위에 알루미늄막 또는 알루미늄막을 적층하고, 제1 마스크를 이용하여 상기 알루미늄막 또는 알루미늄 합금막을 패터닝하여 게이트선, 게이트 패드 및 게이트 전극을 형성하는 단계, Depositing an aluminum film or an aluminum film on the substrate, by patterning the aluminum film or aluminum alloy film forming the gate line, the gate pad and the gate electrode using a first mask,
    상기 기판 위에 게이트 절연막, 비정질 실리콘층, 고농도 불순물로 도핑된 비정질 실리콘층을 차례로 적층하는 단계, Depositing a gate insulating film, an amorphous silicon layer, an amorphous silicon layer doped with a high concentration impurity on the substrate and then,
    상기 도핑된 비정질 실리콘층의 상부에 식각 저지층을 형성하는 단계, Forming an etch stop layer on top of the doped amorphous silicon layer,
    제2 마스크를 이용하여 상기 식각 저지층의 상부에 금속막을 적층하고, 상기 금속막, 식각 저지층, 도핑된 비정질 실리콘층 및 비정질 실리콘층의 일부를 연속으로 건식 식각하는 단계, A first step of laminating a metal film on top of said etch stop layer using the second mask, dry etching with the metal layer, an etch stop layer, the continuous portion of the doped amorphous silicon layer and the amorphous silicon layer,
    상기 기판 상부에 투명 도전막을 증착하고 제3 마스크를 이용하여 상기 투명 도전막, 금속막, 식각 저지층 및 도핑된 비정질 실리콘층을 HBr+Cl 2 +O 2 , 불소 계열, 염소 계열, 불소 계열과 염소 계열의 혼합 기체를 차례로 이용하여 연속으로 식각하는 단계, The substrate upper transparent conductive deposit, and the conductive film of the transparent by using a third mask film on the metal film, the etch barrier layer and the doped amorphous silicon layer HBr + Cl 2 + O 2, a fluorine-based, chlorine-based, fluorine-based and and then a mixed gas of a chlorine-based etching in a row,
    상기 기판 상부에 보호막을 형성한 후에 제4 마스크를 이용하여 상기 게이트 패드 상부에 상기 게이트 절연막과 상기 보호막을 식각하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. Method for manufacturing a liquid crystal display thin film transistor substrate for which the gate pad upper portion by using a fourth mask after forming the protective film on the substrate includes the step of etching the gate insulating film and the protective film.
  22. 제21항에서, In claim 21,
    상기 식각 저지층은 실리사이드로 이루어진 박막 트랜지스터 기판의 제조 방법. The etch barrier layer is produced in the thin-film transistor substrate made of a silicide.
  23. 제22항에서, 상기 식각 저지층을 형성하는 단계는, In claim 22, wherein forming the etch stop layer,
    금속막을 적층하는 단계, Laminating a metal film,
    열을 가하여 상기 금속막과 상기 도핑된 비정질 실리콘층 사이에 상기 실리사이드를 형성하는 단계, The method comprising applying heat to form the silicide between the metal film and the doped amorphous silicon layer,
    상기 금속막을 제거하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a thin film transistor substrate including the step of removing the metal film.
  24. 제23항에서, In claim 23,
    상기 금속막은 크롬으로 이루어진 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a thin film transistor substrate made of the metallic chromium film.
  25. 제24항에서, In claim 24,
    상기 염소 계열과 불소 계열을 혼합한 기체는 SF 6 +Cl 2 인 박막 트랜지스터 기판의 제조 방법. Gas a mixture of the chlorine-based and fluorine-series is SF 6 + Cl 2 The method of producing a thin film transistor substrate.
  26. 제25항에서, In claim 25,
    상기 불소 계열의 기체는 SF 6 +O 2 인 박막 트랜지스터 기판의 제조 방법. The gas of the fluorine series is a method of producing a SF 6 + O 2 of the thin film transistor substrate.
  27. 제26항에서, In claim 26,
    상기 염소 계열의 기체는 Cl 2 +O 2 인 박막 트랜지스터 기판의 제조 방법. The chlorine-based gas is Cl 2 + O 2 The method of manufacturing a thin film transistor substrate.
  28. 제27항에서, In claim 27,
    상기 HBr+Cl 2 +O 2 기체는 상기 투명 도전막을 식각하고, 상기 SF 6 +O 2 기체는 상기 금속막을 식각하고, 상기 Cl 2 +O 2 기체는 상기 식각 저지층을 식각하고, 상기 SF 6 +Cl 2 기체는 상기 도핑된 비정질 실리콘층을 식각하는 박막 트랜지스터 기판의 제조 방법. The HBr + Cl 2 + O 2 gas is the SF 6 the SF 6 + O 2 gas, and etching a film of the metal, the Cl 2 + O 2 gas etching the etch stop layer, and the transparent conductive etch stop, and + Cl 2 gas is method of manufacturing a thin film transistor substrate to etch the doped amorphous silicon layer.
  29. 제28항에서, In claim 28,
    상기 금속막은 몰리브덴, 몰리브덴 합금, 타이타늄, 탄탈륨, 텅스텐 또는 이들의 합금으로 형성하는 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a thin film transistor substrate to form a film of the metal molybdenum, molybdenum alloy, titanium, tantalum, tungsten, or an alloy thereof.
  30. 제29항에서, In claim 29,
    상기 금속막, 식각 저지층, 도핑된 비정질 실리콘층 및 비정질 실리콘층의 일부를 연속으로 건식 식각하는 단계는 상기 염소 계열의 기체를 이용하는 박막 트랜지스터 기판의 제조 방법. The step of dry etching with the metal layer, an etch stop layer, the continuous portion of the doped amorphous silicon layer and the amorphous silicon layer is a method of manufacturing a TFT array panel using a gas of the chlorine family.
  31. 제30항에서, In claim 30,
    상기 염소 계열의 기체로 건식 식각하는 단계 이전에 불소 계열의 기체로 건식 식각하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a thin film transistor substrate prior to the step of dry etching with a gas of the chlorine family further comprises the step of dry etching with a gas of the fluorine series.
  32. 제31항에서, In claim 31,
    상기 게이트 절연막과 상기 보호막을 식각하는 단계는 상기 불소 계열과 염소 계열을 혼합한 기체로서, HCl+Cl 2 또는 SF 6 +Cl 2 기체를 이용하는 박막 트랜지스터 기판의 제조 방법. Etching the gate insulating film and the protective film is a gas mixed with the fluorine-based and chlorine-based, HCl + Cl 2 or method of manufacturing a TFT array panel using a SF 6 + Cl 2 gas.
  33. 제32항에서, In claim 32,
    상기 알루미늄막 또는 알루미늄 합금막의 상부에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금과 같은 보호용 금속막을 더 포함하는 박막 트랜지스터 기판의 제조 방법. Producing a TFT array panel further comprises on top of the aluminum film or aluminum alloy film, chromium (Cr), molybdenum protective metal such as (Mo), tungsten (W), titanium (Ti), tantalum (Ta) or an alloy film Way.
  34. 투명한 절연 기판 위에 형성되어 있으며, 제1 금속막으로 이루어진 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 패턴, Is formed on a transparent insulating substrate and a first metal film made of a gate line, a gate electrode and a gate pad, the gate pattern,
    상기 게이트 패턴을 덮는 게이트 절연막, A gate insulating film covering the gate pattern,
    상기 게이트 절연막 상부에 형성되어 있는 비정질 실리콘층, Amorphous silicon layer is formed on the upper gate insulating film,
    상기 비정질 실리콘층 상부에 형성되어 있는 도핑된 비정질 실리콘층, The doped amorphous silicon layer is formed on the amorphous silicon layer,
    상기 도핑된 비정질 실리콘층 상부에 형성되어 있는 식각 저지층, Above is formed on the doped amorphous silicon layer on the etch stop layer,
    상기 식각 저지층 상부에 형성되어 있으며, 제2 금속막으로 이루어진 데이터선, 소스/드레인 전극 및 데이터 패드를 포함하는 데이터 패턴, The etch stop layer is formed thereon, second metal film made of the data lines, the data pattern including the source / drain electrode and the data pad,
    상기 드레인 전극과 연결되어 있는 화소 전극을 포함하는 표시 장치용 박막 트랜지스터 기판. TFT array panel for a display comprising a pixel electrode connected with the drain electrode.
  35. 제34항에서, In claim 34,
    상기 제1 금속막은 알루미늄 또는 알루미늄 합금으로 이루어진 표시 장치용 박막 트랜지스터 기판. A thin film transistor substrate for the first display of aluminum or an aluminum alloy, the first metal film unit.
  36. 제35항에서, In claim 35,
    상기 제1 금속막은 알루미늄 또는 알루미늄 합금으로 이루어진 표시 장치용 박막 트랜지스터 기판. A thin film transistor substrate for the first display of aluminum or an aluminum alloy, the first metal film unit.
  37. 제36항에서, In claim 36,
    상기 알루미늄막 또는 알루미늄 합금막의 상부에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금과 같은 보호용 금속막을 더 포함하는 박막 트랜지스터 기판. The aluminum film or aluminum alloy film in the upper chromium (Cr), molybdenum (Mo), tungsten (W), titanium (Ti), tantalum (Ta) or the TFT array panel further comprises a protective film of metal such as an alloy thereof.
  38. 제37항에서, In claim 37,
    상기 제2 금속막은 몰리브덴, 몰리브덴 합금, 타이타늄, 탄탈륨, 텅스텐 또는 이들의 합금으로 이루어진 박막 트랜지스터 기판. The second metal film is a thin film transistor substrate made of molybdenum, molybdenum alloy, titanium, tantalum, tungsten, or an alloy thereof.
  39. 제38항에서, In claim 38,
    상기 식각 저지층은 실리사이드로 이루어진 박막 트랜지스터 기판. The etch stop layer is a thin film transistor substrate made of a silicide.
  40. 제39항에서, In claim 39,
    상기 실리사이드는 크롬 실리사이드로 이루어진 박막 트랜지스터 기판. The silicide is a thin film transistor substrate made of a chrome silicide.
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