JPH02152252A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02152252A JPH02152252A JP30638588A JP30638588A JPH02152252A JP H02152252 A JPH02152252 A JP H02152252A JP 30638588 A JP30638588 A JP 30638588A JP 30638588 A JP30638588 A JP 30638588A JP H02152252 A JPH02152252 A JP H02152252A
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- Japan
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- semiconductor substrate
- bpsg
- oxide film
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- trench
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に、素子分離
領域の形成方法に関する。
領域の形成方法に関する。
従来、半導体基板に溝を形成し酸化膜系の物質、例えば
ボロンリンガラス（Ｂ Ｐ Ｓ Ｇ）、又はリンガラス
（Ｐ Ｓ Ｇ）でその溝を埋んで平坦な素子分離領域を
形成する方法は、以下に述べる様な方法が一般的である
。
ボロンリンガラス（Ｂ Ｐ Ｓ Ｇ）、又はリンガラス
（Ｐ Ｓ Ｇ）でその溝を埋んで平坦な素子分離領域を
形成する方法は、以下に述べる様な方法が一般的である
。
第３図に、その−例を工程順に説明する。第３図ａ）に
示す様に、半導体基板１上に第１の酸化膜２を約０．２
〜０．５μｍの厚さに形成し所定の幅で前記第１の酸化
膜及び半導体基板１を異方性エツチングにより所定の深
さの溝を形成する。次に溝の底部及び側面に第２の酸化
膜８を形成した後、溝底部にチャンネルストッパとなる
べき半導体基板と同−電動型の不純物４をイオン注入す
る。
示す様に、半導体基板１上に第１の酸化膜２を約０．２
〜０．５μｍの厚さに形成し所定の幅で前記第１の酸化
膜及び半導体基板１を異方性エツチングにより所定の深
さの溝を形成する。次に溝の底部及び側面に第２の酸化
膜８を形成した後、溝底部にチャンネルストッパとなる
べき半導体基板と同−電動型の不純物４をイオン注入す
る。
次に、ＣＶＤ法によりＢＰＳＧ膜９と溝深さの約１．５
〜２．０倍の膜厚を成長させる。
〜２．０倍の膜厚を成長させる。
第３図ｂ）に示す様に、熱処理を行ない前記ＢＰＳＧ９
をリフローさせ、溝中にＢＰＳＧを埋込む。この時、溝
が多く形成されている領域では、より多くの体積のＢＰ
ＳＧが溝中に入り、半導体基板表面のＢＰＳＧ９の膜厚
が薄くなる。これに対し溝が形成されていない領域では
ＢＰＳＧ９の膜厚は成長時と変らない。
をリフローさせ、溝中にＢＰＳＧを埋込む。この時、溝
が多く形成されている領域では、より多くの体積のＢＰ
ＳＧが溝中に入り、半導体基板表面のＢＰＳＧ９の膜厚
が薄くなる。これに対し溝が形成されていない領域では
ＢＰＳＧ９の膜厚は成長時と変らない。
第３図Ｃ）に示す様にＢＰＳＧと緩衝弗酸によりエッチ
バックを行ない、平坦部のＢＰＳＧ及び第１の酸化膜２
をエツチング除去する。この時、ＢＰＳＧ中のボロンの
濃度を高く設定しておけば第１の酸化膜よりもエツチン
グレートな遅くすることができ、半導体基板を露出させ
た時に溝部のみにＢＰＳＧを残すことができる。しかし
、溝の多く形成されている領域では、ＢＰＳＧが溝の開
孔部より下方に残るのに対し溝の密度が小さい領域では
溝からＢＰＳＧが突出した形状となる。
バックを行ない、平坦部のＢＰＳＧ及び第１の酸化膜２
をエツチング除去する。この時、ＢＰＳＧ中のボロンの
濃度を高く設定しておけば第１の酸化膜よりもエツチン
グレートな遅くすることができ、半導体基板を露出させ
た時に溝部のみにＢＰＳＧを残すことができる。しかし
、溝の多く形成されている領域では、ＢＰＳＧが溝の開
孔部より下方に残るのに対し溝の密度が小さい領域では
溝からＢＰＳＧが突出した形状となる。
第３図ｄ）に示す様に半導体基板上にゲート酸化膜７を
形成する。この時、突出したＢＰＳＧ９はリフローされ
るが表面張力により山の様になるのに対し溝が窓に形成
された領域ではくぼみとなる。
形成する。この時、突出したＢＰＳＧ９はリフローされ
るが表面張力により山の様になるのに対し溝が窓に形成
された領域ではくぼみとなる。
上述した従来の溝中へのＢＰＳＧの埋込み方法では、以
下の問題点がある。
下の問題点がある。
１、溝が密な領域と疎な領域とＢＰＳＧの埋込まれ方が
異なり、前者ではＢＰＳＧが突出した形状となり後者で
は溝中に落込んだ形状となり、ゲート電極及び配線さら
に上層配線の配線形状が悪化する。従って、自由な素子
パターン設計ができない。
異なり、前者ではＢＰＳＧが突出した形状となり後者で
は溝中に落込んだ形状となり、ゲート電極及び配線さら
に上層配線の配線形状が悪化する。従って、自由な素子
パターン設計ができない。
２、溝の幅が狭くなり、０．８〜０．５μｍ程度になっ
た場合、溝中のＢＰＳＧ中に州が形成される。従って、
１．０〜０．８μｍ程度の幅の溝のみに従来方法は適用
されていた。
た場合、溝中のＢＰＳＧ中に州が形成される。従って、
１．０〜０．８μｍ程度の幅の溝のみに従来方法は適用
されていた。
３、ＢＰＳＧのリフローを９００℃以上の温度で長時間
行なった場合、第２の酸化膜８中をリンが拡散し、溝側
壁部の半導体基板中にリンが入り半導体基板がＰ型の場
合に於いては、５ｉｄｅＷａｌｌ Ｃｈａｎｎｅｌが形
成されることがある。
行なった場合、第２の酸化膜８中をリンが拡散し、溝側
壁部の半導体基板中にリンが入り半導体基板がＰ型の場
合に於いては、５ｉｄｅＷａｌｌ Ｃｈａｎｎｅｌが形
成されることがある。
４、溝の深さ及び上部に成長させるＢＰＳＧの膜厚さら
にはＥＰＳＧのエッチバック量を厳密にコントロールし
なければ、ＢＰＳＧによる溝の埋込が完全に行なわれな
い。プロセス的なばらつきが多い。
にはＥＰＳＧのエッチバック量を厳密にコントロールし
なければ、ＢＰＳＧによる溝の埋込が完全に行なわれな
い。プロセス的なばらつきが多い。
本発明の素子分離領域形成方法は、半導体基板上に第１
の酸化膜を形成した後、所定の幅で前記酸化膜及び半導
体基板を所定の深さまでエツチングする工程と、全面に
薄い窒化膜を形成した後、前記溝中の半導体基板中に半
導体基板と同一導電型の不純物をイオン注入し、その後
、異方性エツチングにより平坦部及び溝底部の窒化膜を
除去し、溝側壁部にのみ窒化膜を残す工程と、リンとボ
ロンを含んだシリカフィルム膜を塗布し、前記溝中に前
記シリカフィルム膜を埋込み、熱処理を施し、ボロン・
リンガラス化する工程と、平坦部の薄いボロン・リンガ
ラス層と前記第１の酸化膜をエツチング除去した後、露
出した溝側壁部の窒化膜をエツチング除去する工程と、
酸化性雰囲気で熱処理を行なうことにより、半導体基板
上及び溝側壁部に第２の酸化膜を形成すると同時に、ボ
ロン・リンガラス層をリフローさせ、溝を埋込む工程と
を有している。
の酸化膜を形成した後、所定の幅で前記酸化膜及び半導
体基板を所定の深さまでエツチングする工程と、全面に
薄い窒化膜を形成した後、前記溝中の半導体基板中に半
導体基板と同一導電型の不純物をイオン注入し、その後
、異方性エツチングにより平坦部及び溝底部の窒化膜を
除去し、溝側壁部にのみ窒化膜を残す工程と、リンとボ
ロンを含んだシリカフィルム膜を塗布し、前記溝中に前
記シリカフィルム膜を埋込み、熱処理を施し、ボロン・
リンガラス化する工程と、平坦部の薄いボロン・リンガ
ラス層と前記第１の酸化膜をエツチング除去した後、露
出した溝側壁部の窒化膜をエツチング除去する工程と、
酸化性雰囲気で熱処理を行なうことにより、半導体基板
上及び溝側壁部に第２の酸化膜を形成すると同時に、ボ
ロン・リンガラス層をリフローさせ、溝を埋込む工程と
を有している。
このように、本発明は０．８〜０．５μｍの幅を有する
溝をＢＰＳＧを平坦に埋込むために、溝側壁にリン拡散
のストッパとなる窒化膜を形成した後、ボロン・リンを
含むシリカフィルムを塗布し、その溝中な満し、熱処理
を施すことによって、ＢＰＳＧとした後、緩衝弗酸によ
って半導体基板表面を露出させた後、溝側壁部の窒化膜
を除去し、その窒化膜が除去された部分を次に行なう酸
化工程（例えばゲート酸化）に於いて、酸化膜を形成す
ると同時に基板表面に酸化膜を形成し、さらに、溝中の
ＢＰＳＧをもリフローさせている。
溝をＢＰＳＧを平坦に埋込むために、溝側壁にリン拡散
のストッパとなる窒化膜を形成した後、ボロン・リンを
含むシリカフィルムを塗布し、その溝中な満し、熱処理
を施すことによって、ＢＰＳＧとした後、緩衝弗酸によ
って半導体基板表面を露出させた後、溝側壁部の窒化膜
を除去し、その窒化膜が除去された部分を次に行なう酸
化工程（例えばゲート酸化）に於いて、酸化膜を形成す
ると同時に基板表面に酸化膜を形成し、さらに、溝中の
ＢＰＳＧをもリフローさせている。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示すものである。
第１図ａ）〜ｅ）は、本発明の製造方法を工程順に示し
た断面図である。
た断面図である。
第１図ａ）に示す様に、半導体基板１上に厚い第１の酸
化膜２（例えば、１０００〜２０００人）を形成し、所
定の位置に０．８〜０．５μｍ幅の溝を異方性エツチン
グにより形成する。次に、薄い窒化膜３（例えば５００
人）を成長させる。半導体基板と同一導電型の不純物を
半導体基板中にイオン注入する。
化膜２（例えば、１０００〜２０００人）を形成し、所
定の位置に０．８〜０．５μｍ幅の溝を異方性エツチン
グにより形成する。次に、薄い窒化膜３（例えば５００
人）を成長させる。半導体基板と同一導電型の不純物を
半導体基板中にイオン注入する。
第１図ｂ）に示す様に、異方性エツチングにより、平坦
部及び溝底部の前記窒化膜３をエツチング除去し、溝側
面部のみに窒化膜３を残す。
部及び溝底部の前記窒化膜３をエツチング除去し、溝側
面部のみに窒化膜３を残す。
第１図Ｃ）に示す様に、ボロン・リンを含むシリカフィ
ルムを半導体基板上に塗布し、前記溝中にシリカフィル
ムを満たす。次に熱処理を施し、シリカフィルム膜をＢ
ＰＳＧ化する。この時、熱処理によってチャンネルスト
ッパ領域６が形成される。
ルムを半導体基板上に塗布し、前記溝中にシリカフィル
ムを満たす。次に熱処理を施し、シリカフィルム膜をＢ
ＰＳＧ化する。この時、熱処理によってチャンネルスト
ッパ領域６が形成される。
１回のサイクルすなわちシリカフィルム塗布・熱処理工
程で溝が完全に平坦化されない場合は、２回のサイクル
を行なえば完全に平坦化される。
程で溝が完全に平坦化されない場合は、２回のサイクル
を行なえば完全に平坦化される。
この時、溝側壁部に窒化膜が存在するため、ＢＰＳＧ中
の不純物が溝の側壁部の半導体基板中に入ることはない
。
の不純物が溝の側壁部の半導体基板中に入ることはない
。
第１図ｄ）に示す様に、半導体基板上の平坦部のＢＰＳ
Ｇ及び第１の酸化膜を緩衝弗酸によりエツチング除去す
る。この時、シリカフィルム中に含ませるボロン濃度を
高くしておくことにより緩衝弗酸によるエツチングレー
トな、第１の酸化膜より小さくなる様に設定することが
できる。例えばＢＰＳＧ中のボロン濃度を１１ｍｏ １
％以上に設定すれば、エツチングレートは熱酸化膜の８
０〜９０％程度となる。このため、半導体基板表面が露
出した時点では、溝部ではＢＰＳＧが少し出た形状とな
る。さらに、露出した窒化膜３をホットリン酸によりエ
ツチング除去する。
Ｇ及び第１の酸化膜を緩衝弗酸によりエツチング除去す
る。この時、シリカフィルム中に含ませるボロン濃度を
高くしておくことにより緩衝弗酸によるエツチングレー
トな、第１の酸化膜より小さくなる様に設定することが
できる。例えばＢＰＳＧ中のボロン濃度を１１ｍｏ １
％以上に設定すれば、エツチングレートは熱酸化膜の８
０〜９０％程度となる。このため、半導体基板表面が露
出した時点では、溝部ではＢＰＳＧが少し出た形状とな
る。さらに、露出した窒化膜３をホットリン酸によりエ
ツチング除去する。
第１図ｅ）に示す様に、酸化性雰囲気で熱処理を行なう
ことにより、半導体基板表面及び溝側面部に熱酸化膜を
形成すると同時に溝中のＢＰＳＧをリフローさせること
により溝はＢＰＳＧで透き間なく埋込まれる。
ことにより、半導体基板表面及び溝側面部に熱酸化膜を
形成すると同時に溝中のＢＰＳＧをリフローさせること
により溝はＢＰＳＧで透き間なく埋込まれる。
第２図は、本発明の第２の実施例を示すものである。第
２図ａ）〜Ｃ）は、工程順に示した断面図である。
２図ａ）〜Ｃ）は、工程順に示した断面図である。
第２図ａ）は、第１図ａ）の工程の後、窒化膜３をエッ
チバックすることなくシリカフィルムを塗布し、熱処理
を施しＢＰＳＧ化し、溝を埋込んだ場合である。
チバックすることなくシリカフィルムを塗布し、熱処理
を施しＢＰＳＧ化し、溝を埋込んだ場合である。
第２図ｂ）は、平坦部のＢＰＳＧ膜をエツチングした後
、平坦部の窒化膜３をエツチングし、第１の酸化膜を露
出させた状態である。次に、緩衝弗酸により、第１の酸
化膜及び溝上のＢＰＳＧをエツチングし、半導体基板表
面を露出させる。この時、ＢＰＳＧは溝から少し突き出
した形状となる。その後、溝側壁部の窒化膜３をホット
リン酸によりエツチング除去すると、第２図Ｃ）の構造
となる。この場合は溝中のＢＰＳＧの底面部に窒化膜３
が残された構造となる。
、平坦部の窒化膜３をエツチングし、第１の酸化膜を露
出させた状態である。次に、緩衝弗酸により、第１の酸
化膜及び溝上のＢＰＳＧをエツチングし、半導体基板表
面を露出させる。この時、ＢＰＳＧは溝から少し突き出
した形状となる。その後、溝側壁部の窒化膜３をホット
リン酸によりエツチング除去すると、第２図Ｃ）の構造
となる。この場合は溝中のＢＰＳＧの底面部に窒化膜３
が残された構造となる。
以上説明したように本発明は、溝側壁に窒化膜を形成し
た事及び溝中へのＢＰＳＧの埋込み方法にボロン・リン
を含むシリカフィルム塗布し、その後の熱処理によりＢ
ＰＳＧ化するという方法を用いる事により、以下の効果
が得られる。
た事及び溝中へのＢＰＳＧの埋込み方法にボロン・リン
を含むシリカフィルム塗布し、その後の熱処理によりＢ
ＰＳＧ化するという方法を用いる事により、以下の効果
が得られる。
１、塗布膜によって、狭い溝中にまでＢＰＳＧを埋込む
ことが可能となり、溝中に州が形成されることがない。
ことが可能となり、溝中に州が形成されることがない。
２、塗布・熱処理のサイクルをくり返すことにより、深
い溝が形成されている場合に於いても平坦なりＰＳＧの
埋込が可能となる。
い溝が形成されている場合に於いても平坦なりＰＳＧの
埋込が可能となる。
３、溝の側壁部に窒化膜が形成されているため、ＢＰＳ
Ｇ化のための熱処理を高温で行なってもＢＰＳＧ中の不
純物が溝側面部の半導体基板中に拡散されないため、５
ｉｄｅ Ｗａｌｌ Ｃｈａｎｎｅｌが形成されない。
Ｇ化のための熱処理を高温で行なってもＢＰＳＧ中の不
純物が溝側面部の半導体基板中に拡散されないため、５
ｉｄｅ Ｗａｌｌ Ｃｈａｎｎｅｌが形成されない。
また溝底部に於いてはチャンネルストッパ層の不純物濃
度を高くしておけば問題は生じない。
度を高くしておけば問題は生じない。
第１図（ａ）〜（ｅ）、第２図（ａ）〜（ｃ）は、それ
ぞれ本発明の詳細な説明するための工程順に示した断面
図、第３図（ａ）〜（ｄ）は、従来の製造方法を説明す
るための工程順に示した断面図である。 １・・・・・・半導体基板、２・・・・・・第１の酸化
膜、３・・・・・・窒化膜、４・・・・・・基板と同一
導電型の不純物、５・・・・・・塗布力により形成した
ＢＰＳＧ、６・・・・・・チャンネルストッパ領域、７
・・・・・・ゲート酸化膜、８・・・・・・第２の酸化
膜、９・・・・・・ＣＶＤ法により成長したＢ Ｐ Ｓ
Ｇ。 代理人 弁理士 内 原 晋
ぞれ本発明の詳細な説明するための工程順に示した断面
図、第３図（ａ）〜（ｄ）は、従来の製造方法を説明す
るための工程順に示した断面図である。 １・・・・・・半導体基板、２・・・・・・第１の酸化
膜、３・・・・・・窒化膜、４・・・・・・基板と同一
導電型の不純物、５・・・・・・塗布力により形成した
ＢＰＳＧ、６・・・・・・チャンネルストッパ領域、７
・・・・・・ゲート酸化膜、８・・・・・・第２の酸化
膜、９・・・・・・ＣＶＤ法により成長したＢ Ｐ Ｓ
Ｇ。 代理人 弁理士 内 原 晋
Claims (1)
- 半導体基板上に第１の酸化膜を形成した後、所定の幅で
前記酸化膜及び半導体基板を所定の深さまでエッチング
する工程と、全面に薄い窒化膜を形成した後、前記溝中
の半導体基板中に半導体基板と同一電導型の不純物をイ
オン注入し、その後異方性エッチングにより平坦部及び
溝底部の窒化膜を除去し、溝側壁部にのみ窒化膜を残す
工程と、リンとボロンを含んだシリカフィル膜を塗布し
、前記溝中に前記シリカフィルム膜を埋込み熱処理を施
し、ボロン・リンガラス化する工程と、平坦部の薄いボ
ロンリンガラス層と前記第１の酸化膜をエッチング除去
した後、露出した溝側壁部の窒化膜をエッチング除去す
る工程と、酸化性雰囲気で熱処理することにより半導体
基板上及び溝側壁部に第２の酸化膜を形成すると同時に
ボロン・リソガラス層をリフローさせて溝を埋込む工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30638588A JPH0748515B2 (ja) | 1988-12-02 | 1988-12-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30638588A JPH0748515B2 (ja) | 1988-12-02 | 1988-12-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02152252A true JPH02152252A (ja) | 1990-06-12 |
| JPH0748515B2 JPH0748515B2 (ja) | 1995-05-24 |
Family
ID=17956386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30638588A Expired - Lifetime JPH0748515B2 (ja) | 1988-12-02 | 1988-12-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748515B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010005115A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체소자의 제조방법 |
| US8552524B2 (en) | 2002-07-22 | 2013-10-08 | Infineon Technologies Ag | Semiconductor component with trench insulation and corresponding production method |
-
1988
- 1988-12-02 JP JP30638588A patent/JPH0748515B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010005115A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체소자의 제조방법 |
| US8552524B2 (en) | 2002-07-22 | 2013-10-08 | Infineon Technologies Ag | Semiconductor component with trench insulation and corresponding production method |
| US8691660B2 (en) | 2002-07-22 | 2014-04-08 | Infineon Technologies Ag | Semiconductor component with trench isolation and corresponding production method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748515B2 (ja) | 1995-05-24 |
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