JPH02150056A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

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JPH02150056A
JPH02150056A JP30470888A JP30470888A JPH02150056A JP H02150056 A JPH02150056 A JP H02150056A JP 30470888 A JP30470888 A JP 30470888A JP 30470888 A JP30470888 A JP 30470888A JP H02150056 A JPH02150056 A JP H02150056A
Authority
JP
Japan
Prior art keywords
circuit
terminal
resistor
input
pull
Prior art date
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Pending
Application number
JP30470888A
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Japanese (ja)
Inventor
Fusao Tsubokura
坪倉 富左雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

PURPOSE:To inexpensively and efficiently execute a burn-in test by forming incorporated transistors into the pull-up resistors of an input/output circuit and into switch circuit of the input/output circuit between the resistors and a power source, and providing an external control terminal for controlling the opening/closing of the switch circuit. CONSTITUTION:The pull-up resistor 4 of an input/output circuit 3 composed of the transistor element of an internal function black region 2, a switch circuit 5 inserted between the resistor 4 and a power source VDD, and one external control terminal 6 applied by a signal for controlling the opening/closing of the circuit 5 are provided. When a control voltage of L level is applied to the terminal 6 to turn ON the circuit 5, the resistor 4 is inserted to all the circuits 3 through the circuit 5 at this time. Accordingly, a voltage of a predetermined level is applied to a ground terminal of the power source VDD terminal and the control voltage of the L level is applied to the terminal 6 thereby to perform a burn-in test. On the contrary, when a control voltage of H level is applied to the terminal 6, the circuit 5 is turned OFF. Thus, the circuit 3 becomes a normal circuit in which the resistor 4 is not inserted.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路のバーンイン(Burn−I
n)試験に利用され、特に、バーンイン試験を効率的に
できるようにしたT A B (Tape Autom
atedBond ing)型式の半導体集積回路(以
下、TAB製品という。)に関する。なお、本発明で入
出力回路とは、入力回路、出力回路あるいはその両者を
合わせたいわゆる入出力回路をいう。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to burn-in of semiconductor integrated circuits.
n) T A B (Tape Auto
atedBonding) type semiconductor integrated circuit (hereinafter referred to as TAB product). In the present invention, the input/output circuit refers to an input circuit, an output circuit, or a combination of both.

〔概要〕〔overview〕

本発明は、トランジスタ素子を含む内部機能ブロック領
域と、この内部機能ブロック領域の周囲に配置された複
数の入出力回路とを備えた半導体集積回路において、 バーンイン試験時に、プルアップ抵抗を必要とする前記
入出力回路に、前記プルアップ抵抗を少なくとも一つの
外部制御端子に与えられる制御信号によりオンとなるス
イッチ回路を介して接続できるバーンイン制御手段を、
前記内部機能ブロック領域内に前記トランジスタ素子を
用いて構成することにより、 大面積の必要なパッド数を電R2個と前記外部制御端子
とすることができ、特に、TAB製品とした場合に、多
ピン化および微細化されても、バーンイン試験を実施で
きるようにしたものである。
The present invention requires a pull-up resistor during a burn-in test in a semiconductor integrated circuit that includes an internal functional block area including transistor elements and a plurality of input/output circuits arranged around this internal functional block area. burn-in control means capable of connecting the pull-up resistor to the input/output circuit via a switch circuit that is turned on by a control signal applied to at least one external control terminal;
By using the transistor element in the internal functional block area, the number of pads required in a large area can be reduced to two electrical terminals and the external control terminal. This allows burn-in testing to be carried out even when pinned and miniaturized.

〔従来の技術〕[Conventional technology]

従来、TAB製品のバーンイン試験は、ILB(インナ
ー・リード・ボンディング)工程後金端子に行うか、入
力端子のみ行うか、または一部の入力端子のみ行うか等
のことがなされていた。
Conventionally, burn-in tests for TAB products have been conducted on gold terminals after the ILB (inner lead bonding) process, only on input terminals, or only on some input terminals.

これらは、TAB製品のビン数が少ないとき、またIL
B工程後のTABテープ上のパッド寸法が大きいときに
は、これらで対応できた。
These are used when the number of bins of TAB products is small, and when IL
When the pad size on the TAB tape after step B was large, these could be used.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

前述した従来のTAB製品のバーンイン試験では、少な
いピン数のときには対応できても、TAB製品は、本来
超多ビンパッケージを目指しているため、100ビン以
上のTAB製品が開発されるようになると、従来形式で
は大変なコストがかかり、現実的でなくなる。
In the conventional burn-in test for TAB products mentioned above, although it can be used when the number of pins is small, TAB products are originally aimed at ultra-high-bin packages, so when TAB products with more than 100 bins are developed, The conventional format would be extremely costly and impractical.

すなわち、ILB工程後のTABテープ上のパッドに、
ポゴピンという特殊かつ精巧な針を立てて行う従来のシ
ステムでは、もはや、多ピンには対応できな(、ポゴピ
ン1本が数万円もするためコスト的にも合わない欠点が
ある。
In other words, on the pad on the TAB tape after the ILB process,
The conventional system, which uses special and sophisticated needles called pogo pins, is no longer compatible with a large number of pins (and has the drawback that it is not cost-effective as one pogo pin costs tens of thousands of yen).

本発明の目的は、前記の欠点を除去することにより、T
AB製品がより多ピンになっても効率よく低コストでバ
ーンイン試験を実施できる構成を有するTAB型の半導
体集積回路を提供することにある。
The aim of the invention is to eliminate the above-mentioned drawbacks by
It is an object of the present invention to provide a TAB type semiconductor integrated circuit having a configuration that allows burn-in tests to be performed efficiently and at low cost even when AB products have a larger number of pins.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、トランジスタ素子を含む内部機能ブロック領
域と、この内部機能ブロック領域の周囲に配置された複
数の入出力回路とを備えた半導体集積回路において、前
記入出力回路のプルアップ抵抗ならびにこのプルアップ
抵抗と電源間に挿入されたスイッチ回路とが、前記内部
機能ブロック領域内の前記トランジスタ素子を用いて構
成され、このスイッチ回路の開閉を制御する信号が与え
られる少なくとも一つの外部端子を設けたことを特徴と
する。
The present invention provides a semiconductor integrated circuit having an internal functional block area including a transistor element and a plurality of input/output circuits arranged around the internal functional block area. A switch circuit inserted between the up resistor and the power supply is configured using the transistor element in the internal functional block area, and is provided with at least one external terminal to which a signal for controlling opening/closing of the switch circuit is applied. It is characterized by

〔作用〕[Effect]

バーンイン試験時、プルアップ抵抗の必要な入出力回路
には、外部制御端子に印加された例えば1”[、Jレベ
ルの制御信号によりスイッチ回路が「オン」となり、前
記プルアップ抵抗が挿入され、全端子の試験ができる。
During a burn-in test, a switch circuit is turned on by a control signal of, for example, 1"[, J level, applied to an external control terminal, and the pull-up resistor is inserted into an input/output circuit that requires a pull-up resistor during a burn-in test. All terminals can be tested.

そして、通常時は、前記外部制御端子に例えばrHJレ
ベルの制御信号を印加することにより、前記スイッチ回
路は「オフ」となり前記プルアップ抵抗は前記入出力回
路から切り離されて正常動作を行う。
Under normal conditions, by applying a control signal of, for example, rHJ level to the external control terminal, the switch circuit is turned off, and the pull-up resistor is disconnected from the input/output circuit to perform normal operation.

従って、TAB製品にした場合、大面積の必要なパッド
は、電源VDD端子と接地端子と、例えば外部制御端子
1個の3個だけでよいことになり、TAB製品の多ピン
化ならび微細化がいくら進んでも、バーンイン試験を実
施することが可能となる。
Therefore, in the case of a TAB product, the only pads that require a large area are the power supply VDD terminal, ground terminal, and, for example, one external control terminal. No matter how advanced the process is, it will be possible to perform a burn-in test.

〔実施例〕〔Example〕

以下、本発明実施例について図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.

第1図は、本発明の第一実施例を示す模式的レイアウト
図、第2図はその入力回路、プルアップ抵抗およびスイ
ッチ回路とを示す回路図である。
FIG. 1 is a schematic layout diagram showing a first embodiment of the present invention, and FIG. 2 is a circuit diagram showing its input circuit, pull-up resistor, and switch circuit.

本発明実施例は、半導体チップ1上に形成され、トラン
ジスタ素子を含む内部機能ブロック領域2と、この内部
機能ブロック領域2の周囲に配置された複数の入出力回
路3とを備えた半導体集積回路において、 内部機能ブロック領域2の前記トランジスタ素子を用い
て構成された、入出力回路3のプルアップ抵抗4ならび
にこのプルアップ抵抗4と電源VDD間に挿入されたス
イッチ回路5と、このスイッチ回路の開閉を制御する信
号が与えられる一つの外部制御端子6とを含んでいる。
The embodiment of the present invention is a semiconductor integrated circuit formed on a semiconductor chip 1 and comprising an internal functional block area 2 including transistor elements, and a plurality of input/output circuits 3 arranged around this internal functional block area 2. , a pull-up resistor 4 of an input/output circuit 3 configured using the transistor element of the internal functional block area 2, a switch circuit 5 inserted between this pull-up resistor 4 and a power supply VDD, and a switch circuit 5 of this switch circuit. It includes one external control terminal 6 to which a signal for controlling opening and closing is applied.

なお、外部制御端子6はある特定の入出力回路3内に設
けられている。
Note that the external control terminal 6 is provided within a certain specific input/output circuit 3.

第2図によると、入力回路3aは、ゲートが人力保護回
路8を介して入力端子7に接続され、PチャネルMO3
)ランジスタ(以下、PMO3Tという。)9と、Nチ
ャネルMOSトランジスタ(以下、NMO3Tという。
According to FIG. 2, the input circuit 3a has a gate connected to the input terminal 7 via the human power protection circuit 8, and a P-channel MO3
) transistor (hereinafter referred to as PMO3T) 9 and an N-channel MOS transistor (hereinafter referred to as NMO3T).

)10とからなるCMO8構造のインバータ回路から構
成される。また、プルアップ抵抗4は、ゲートが接地さ
れドレインが入力端子7に接続されたPMO3TIIか
ら構成され、スイッチ回路5は、互いにソースおよびド
レインが接続されたPMO3T12とNMO3T13か
らなり、PMO3T12のゲートには外部制御端子6か
らの制御電圧C0NTの反転制御電圧C0NTが印加さ
れ、NMO3T13のゲートには制御電圧C0NTが印
加されるように構成されたトランスミッション回路から
構成される。なお、出力回路や入出力回路についても同
様である。
) 10, the inverter circuit has a CMO8 structure. Further, the pull-up resistor 4 is composed of a PMO3TII whose gate is grounded and whose drain is connected to the input terminal 7, and the switch circuit 5 is composed of a PMO3T12 and an NMO3T13 whose sources and drains are connected to each other. It is composed of a transmission circuit configured such that an inverted control voltage C0NT of the control voltage C0NT from the external control terminal 6 is applied, and the control voltage C0NT is applied to the gate of NMO3T13. Note that the same applies to output circuits and input/output circuits.

本発明の特徴は、第1図において、第2図に示すような
プルアップ抵抗4およびスイッチ回路5と、外部制御端
子6とを設けたことにある。
A feature of the present invention is that in FIG. 1, a pull-up resistor 4 and a switch circuit 5 as shown in FIG. 2 and an external control terminal 6 are provided.

本第二実施例の構造のTAB製品は、どんなに多ピン化
および微細化が進んでも、電源VDD端子と、接地端子
と、外部制御端子6との3端子のみをTABテープ上に
特別なパッド寸法としておくだけで、全端子に確実に能
率的に、かつ安価にバーンイン試験が可能になる。
No matter how many pins and miniaturization the TAB product with the structure of the second embodiment progresses, only three terminals, the power supply VDD terminal, the ground terminal, and the external control terminal 6, are placed on the TAB tape with special pad dimensions. By simply setting it as , burn-in tests can be performed reliably and efficiently and inexpensively on all terminals.

すなわち、外部制御端子6に「L」レベルの制御電圧を
印加することにより、スイッチ回路5が「オン」すると
、このとき全ての入出力回路3はスイッチ回路5を通し
てプルアップ抵抗4が挿入される。従って、電源VDD
端子と接地端子に所定のレベルの電圧を印加し外部制御
端子6には「L」レベルの制御電圧を印加することによ
り、バーンイン試験が可能となる。
That is, when the switch circuit 5 is turned on by applying an "L" level control voltage to the external control terminal 6, the pull-up resistor 4 is inserted into all input/output circuits 3 through the switch circuit 5. . Therefore, the power supply VDD
A burn-in test can be performed by applying a voltage at a predetermined level to the terminal and the ground terminal, and applying a control voltage at the "L" level to the external control terminal 6.

反対に、外部制御端子6にr)(Jレベルの制御電圧を
印加すると、スイッチ回路5は「オフ」するため、入出
力回路3はプルアップ抵抗4の挿入されない通常の回路
となる。
On the other hand, when a control voltage of r) (J level is applied to the external control terminal 6, the switch circuit 5 is turned off, so the input/output circuit 3 becomes a normal circuit without the pull-up resistor 4 inserted.

第3図は本発明の第二実施例を示す模式的レイアウト図
である。
FIG. 3 is a schematic layout diagram showing a second embodiment of the present invention.

本第二実施例は、第1図における第一実施例において、
プルアップ抵抗4およびスイッチ回路5ともに単独のブ
ロックとして接続されているものを、プルアップ抵抗を
必要とする入出力回路数に見合う分を、第4図に示すよ
うに、バーンイン制御回路14として一つのブロックと
してまとめたものである。回路的な動作は第一実施例と
同様である。
This second embodiment is the same as the first embodiment shown in FIG.
The pull-up resistor 4 and the switch circuit 5 are connected as a single block, and the number of input/output circuits that require pull-up resistors is combined as a burn-in control circuit 14, as shown in FIG. It is compiled into one block. The circuit operation is similar to the first embodiment.

本発明の特徴は、第3図において、第4図に示すバーン
イン制御回路14と、外部制御端子6とを設けたことに
ある。
A feature of the present invention is that in FIG. 3, a burn-in control circuit 14 shown in FIG. 4 and an external control terminal 6 are provided.

本第二実施例によると、配線数が少なくなるとともにス
イッチ回路が1個でよいので、チップの小形化が図れる
利点がある。
According to the second embodiment, since the number of wiring lines is reduced and only one switch circuit is required, there is an advantage that the chip can be made smaller.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、半導体集積回路の内部
機能ブロック領域に内蔵されているトランジスタ素子に
よって、入出力回路のプルアップ抵抗を構成し、さらに
このプルアップ抵抗と電源間にスイッチ回路を構成し、
このスイッチ回路の開閉を制御する外部制御端子を少な
くともひとつ備えることにより、TAB製品がより多ピ
ン化、より微細化しても、安価で効率的にバーンイン試
験を実施できる効果がある。
As explained above, the present invention configures a pull-up resistor of an input/output circuit using a transistor element built in an internal functional block area of a semiconductor integrated circuit, and further connects a switch circuit between this pull-up resistor and a power supply. configure,
By providing at least one external control terminal for controlling the opening and closing of this switch circuit, there is an effect that burn-in tests can be carried out inexpensively and efficiently even if TAB products have more pins and are made smaller.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の第一実施例を示す模式的レイアウト図
。 第2図はその入力回路、プルアップ抵抗およびスイッチ
回路の一例を示す回路図。 第3図は本発明の第二実施例を示す模式的レイアウト図
。 第4図はそのバーンイン制御回路を示すブロック構成図
。 1・・・半導体チップ、2・・・内部機能ブロック領域
、3・・・入出力回路、3a・・・入力回路、4・・・
プルアップ抵抗、5・・・スイッチ回路、6・・・外部
制御端子、7・・・入力端子、8・・・入力保護回路、
9.11.12・・・PチャネルMOSトランジスタ(
PMO5T)、10.13・・・NチャネルMO3)ラ
ンジスタ(NMO3T)、14・・・バーンイン制御回
路。
FIG. 1 is a schematic layout diagram showing a first embodiment of the present invention. FIG. 2 is a circuit diagram showing an example of the input circuit, pull-up resistor, and switch circuit. FIG. 3 is a schematic layout diagram showing a second embodiment of the present invention. FIG. 4 is a block diagram showing the burn-in control circuit. DESCRIPTION OF SYMBOLS 1... Semiconductor chip, 2... Internal functional block area, 3... Input/output circuit, 3a... Input circuit, 4...
Pull-up resistor, 5... Switch circuit, 6... External control terminal, 7... Input terminal, 8... Input protection circuit,
9.11.12...P channel MOS transistor (
PMO5T), 10.13... N-channel MO3) transistor (NMO3T), 14... Burn-in control circuit.

Claims (1)

【特許請求の範囲】 1、トランジスタ素子を含む内部機能ブロック領域と、
この内部機能ブロック領域の周囲に配置された複数の入
出力回路とを備えた半導体集積回路において、 前記入出力回路のプルアップ抵抗ならびにこのプルアッ
プ抵抗と電源間に挿入されたスイッチ回路とが、前記内
部機能ブロック領域内の前記トランジスタ素子を用いて
構成され、 このスイッチ回路の開閉を制御する信号が与えられる少
なくとも一つの外部端子を設けた ことを特徴とする半導体集積回路。
[Claims] 1. An internal functional block area including a transistor element;
In a semiconductor integrated circuit including a plurality of input/output circuits arranged around this internal functional block area, a pull-up resistor of the input/output circuit and a switch circuit inserted between the pull-up resistor and a power supply, A semiconductor integrated circuit configured using the transistor element in the internal functional block area, and further comprising at least one external terminal to which a signal for controlling opening/closing of the switch circuit is applied.
JP30470888A 1988-11-30 1988-11-30 Semiconductor integrated circuit Pending JPH02150056A (en)

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