KR0146524B1 - Device of semiconductor memory - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에 관한 것으로, 메모리셀 블록에서 2K 및 4K 옵션 사양을 웨이퍼 레벨에서 구분하던 것을 패키지 레벨에서 본딩와이어를 사용하여 구분하도록 한 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device in which a 2K and 4K option specification is classified at a wafer level in a memory cell block by using bonding wires at a package level.
Description
첨부된 도면은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 회로도.The accompanying drawings are a circuit diagram for explaining a semiconductor memory device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 2K 및 4K 옵션 패드(Option pad) 2 : 메모리셀 블록1: 2K and 4K Option pad 2: Memory cell block
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리셀 블록에서 2K 및 4K 옵션(Option)사양을 패키지(Package)레벨에서 본딩와이어(Bonding wire)를 사용하여 구분하도록 한 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device in which 2K and 4K option specifications in a memory cell block are distinguished by using bonding wires at a package level.
일반적으로, 메모리셀 블록에서 2K 및 4K 옵션(Option) 사양을 웨이퍼(Wafer) 레벨에서 구분시켜 자재를 관리함으로써, 공정(Process)이 복잡해지고, 웨이퍼 레벨 테스트시 사용되는 프로브 카드(Probe card)의 핀(Pin)수의 증가로 인해 원가가 상승되는 단점이 있다.In general, the process is complicated by managing materials by dividing the 2K and 4K option specifications at the wafer level in the memory cell block, and the process of the probe card used in the wafer level test is complicated. There is a disadvantage in that the cost increases due to the increase in the number of pins.
따라서, 본 발명은 메모리셀 블록에서 2K 및 4K 옵션 사양을 웨이퍼 레벨에서 구분하던것을 패키지 레벨에서 본딩와이어를 사용하여 구분하도록 함으로써, 상술한 단점을 해소할 수 있는 반도체 메모리 장치를 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device capable of eliminating the above-mentioned disadvantages by separating the 2K and 4K option specifications at the wafer level using the bonding wire at the package level. There is this.
상술한 목적들을 달성하기 위한 본 발명은 제공되는 2K 및 4K 옵션 패드와, 상기 2K 및 4K 옵션 패드의 출력신호를 반전시키기 위한 제 1 인버터와, 상기 제 1 인버터의 출력신호를 반전시키기 위한 제 2 인버터와, 어드레스 입력단자 및 메모리셀 블록간에 접속되며 상기 제 1 인버터의 출력신호에 따라 구동되는 제 1 NMOS 트랜지스터와, 상기 메모리셀 블록 및 접지단자간에 접속되며 상기 제 2 인버터의 출력신호에 따라 구동되는 제 2 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 한다.The present invention for achieving the above object is a 2K and 4K option pad provided, a first inverter for inverting the output signal of the 2K and 4K option pad, and a second for inverting the output signal of the first inverter A first NMOS transistor connected between an inverter, an address input terminal and a memory cell block and driven according to an output signal of the first inverter, and connected between the memory cell block and a ground terminal and driven according to an output signal of the second inverter And a second NMOS transistor.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
첨부된 도면은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 회로도로서, 그 동작을 설명하면 다음과 같다.The accompanying drawings are circuit diagrams for describing a semiconductor memory device according to an embodiment of the present invention.
2K 및 4K 옵션 패드(1)에서 하이(High) 상태로 본딩(Bonding)하고자 할 때는 2K 옵션으로 선택되고, 로우(Low) 상태로 본딩하고자 할 때는 4K 옵션으로 선택된다고 가정할 때, 2K 옵션으로 동작시킬 경우의 동작을 설명하면 다음과 같다.2K and 4K option pads (1) are selected as 2K options for high bonding and 2K options for low bonding. The operation in case of operation is as follows.
상기 2K 및 4K 옵션 패드(1)로부터 하이 상태의 신호가 출력되게 된다. 상기 2K 및 4K 옵션 패드(1)로부터 출력된 하이 상태의 신호는 제 1 인버터(G1)를 통해 제 1 NMOS 트랜지스터(N1)의 게이트단자로 입력되는 동시에 제 2 인버터(G2)를 통해 제 2 NMOS 트랜지스터(N2)의 게이트단자로 각각 입력된다.The high state signal is output from the 2K and 4K option pads 1. The high state signal output from the 2K and 4K option pads 1 is input to the gate terminal of the first NMOS transistor N1 through the first inverter G1 and at the same time a second NMOS through the second inverter G2. The gate terminals of the transistor N2 are respectively input.
그러므로, 상기 제 1 NMOS 트랜지스터(N1)는 턴오프(Turn off)되어 어드레스 입력단자(A11)를 통해 공급되는 데이터는 차단되게 된다. 이때, 상기 제 2 NMOS트랜지스터(N2)는 턴온(Turn on)되게 되어 접지단자(Vss)로부터 로우 상태의 신호가 상기 제 2 NMOS 트랜지스터(N2)를 통해 메모리셀 블록(2)으로 공급되게 된다.Therefore, the first NMOS transistor N1 is turned off so that data supplied through the address input terminal A11 is blocked. In this case, the second NMOS transistor N2 is turned on so that a low signal is supplied from the ground terminal Vss to the memory cell block 2 through the second NMOS transistor N2.
한편, 4K 옵션으로 동작시킬 경우의 동작을 설명하면 다음과 같다.Meanwhile, the operation in the case of operating with the 4K option is as follows.
상기 2K 및 4K 옵션 패드(1)로부터 로우 상태의 신호가 출력되게 된다. 상기 2K 및 4K 옵션 패드(1)로부터 출력된 로우 상태의 신호는 제 1 인버터(G1)를 통해 제 1 NMOS 트랜지스터(N1)의 게이트단자로 입력되는 동시에 제 2 인버터(G2)를 통해 제 2 NMOS 트랜지스터(N2)의 게이트단자로 각각 입력된다.The low state signal is output from the 2K and 4K option pads 1. The low state signal output from the 2K and 4K option pads 1 is input to the gate terminal of the first NMOS transistor N1 through the first inverter G1 and at the same time the second NMOS through the second inverter G2. The gate terminals of the transistor N2 are respectively input.
그러므로, 상기 제 2 NMOS 트랜지스터(N2)는 턴오프되고, 상기 제 1 NMOS 트랜지스터(N1)가 턴온되게 되어 어드레스 입력단자(A11)를 통해 공급되는 데이터가 상기 제 1 NMOS 트랜지스터(N1)를 통해 메모리셀 블록(2)으로 공급되게 된다.Therefore, the second NMOS transistor N2 is turned off, the first NMOS transistor N1 is turned on, and data supplied through the address input terminal A11 is stored in the memory through the first NMOS transistor N1. It is supplied to the cell block 2.
즉, 2K 옵션으로 동작시킬 경우에는 접지단자(Vss)로부터 로우 상태의 신호가 메모리셀 블록으로 공급되도록 하고, 4K 옵션으로 동작시킬 경우에는 어드레스 입력단자(A11)를 통해 공급되는 데이터가 메모리셀 블록으로 공급되도록 한다.That is, when operating with the 2K option, the signal in the low state is supplied to the memory cell block from the ground terminal Vss. When operating with the 4K option, the data supplied through the address input terminal A11 is supplied to the memory cell block. To be supplied.
상술한 바와같이 본 발명에 의하면 메모리셀 블록에서 2K 및 4K 옵션 사양을 웨이퍼 레벨에서 구분하던 것을 패키지 레벨에서 본딩와이어를 사용하여 구분하도록 함으로써, 공정의 단순화를 이룰 수 있고, 프로브 카드의 핀 수를 줄일 수 있어 원가 절감에 탁월한 효과가 있다.As described above, according to the present invention, it is possible to simplify the process by using bonding wires at the package level to distinguish between the 2K and 4K option specifications at the wafer level in the memory cell block, and to reduce the number of pins of the probe card. It can be reduced, which is an excellent effect on cost reduction.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950005921A KR0146524B1 (en) | 1995-03-21 | 1995-03-21 | Device of semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950005921A KR0146524B1 (en) | 1995-03-21 | 1995-03-21 | Device of semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960035046A KR960035046A (en) | 1996-10-24 |
| KR0146524B1 true KR0146524B1 (en) | 1998-12-01 |
Family
ID=19410233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950005921A KR0146524B1 (en) | 1995-03-21 | 1995-03-21 | Device of semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0146524B1 (en) |
-
1995
- 1995-03-21 KR KR1019950005921A patent/KR0146524B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960035046A (en) | 1996-10-24 |
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