KR19980015268A - A specific mode signal generating circuit of a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 장치의 특정 모드 신호 발생 장치에 관해 제시한다. 본 발명은 반도체 장치에 있어서, 특정 모드 신호가 입력되는 더미 패드와, 외부 장치와 연결되는 제1입출력핀 및 제2입출력핀과, 상기 더미 패드와 제1입출력핀 사이에 연결된 제1스위칭 수단 및 제2스위칭 수단과, 상기 제2스위칭 수단에 연결된 저항 수단과, 상기 제2스위칭 수단과 저항 수단의 연결부에 연결되어 제2스위칭 수단의 출력 신호를 그대로 통과시키는 드라이버와, 상기 더미 패드와 제2입출력핀 사이에 연결된 제3스위칭 수단 및 제4스위칭 수단과, 상기 제4스위칭 수단에 연결된 다른 저항 수단 및 상기 제4스위칭 수단과 다른 저항 수단의 연결부에 연결되어 상기 제4스위칭 수단의 출력 신호를 그대로 통과시키는 다른 드라이버를 구비함으로써 하나의 더미 패드와 다수개의 입출력핀들을 이용하여 특정 모드 수행용 클럭 신호를 다수개 발생시킬 수 있어서 반도체 장치의 집적도가 증가된다.The present invention is directed to a specific mode signal generator of a semiconductor device. According to the present invention, there is provided a semiconductor device comprising: a dummy pad to which a specific mode signal is input; a first input / output pin and a second input / output pin connected to the external device; first switching means connected between the dummy pad and the first input / A driver connected to the connection portion of the second switching means and the resistor means for passing an output signal of the second switching means as it is and a driver connected to the connection portion of the second switching means and the resistor means, A third switching means and a fourth switching means connected between the input and output pins, another resistance means connected to the fourth switching means, and an output signal of the fourth switching means connected to the connection portion of the fourth switching means and the other resistance means, And a plurality of drivers for allowing a specific mode of the clock signal to pass therethrough, thereby generating a plurality of specific clock signals for mode execution using a single dummy pad and a plurality of input / So that the degree of integration of the semiconductor device is increased.

Description

반도체 장치의 특정 모드 신호 발생 회로A specific mode signal generating circuit of a semiconductor device

본 발명은 특정 모드 신호 발생 회로에 관한 것으로서, 특히 반도체 장치에 이용되는 특정 모드 신호 발생 회로에 관한 것이다.The present invention relates to a specific mode signal generating circuit, and more particularly to a specific mode signal generating circuit used in a semiconductor device.

반도체 메모리 장치의 메모리 셀들 중 리던던시 셀(Redundancy Cell)을 테스트 또는 웨이퍼 레벨에서 번인 스트레스(Burn-In Stress) 테스트를 실시하기 위해서는 정상적인 테스트 모드에서는 사용하지 않는 특정 모드를 사용한다. 특정 모드에서는 특정 모드 신호를 발생하여 반도체 장치의 특정한 기능을 테스트하기 때문에 반도체 장치 상의 많은 패드를 필요로 하지 않는다. 때문에 특정 모드 테스트시에는 더미(Dummy) 패드를 이용하여 특정 모드 기능을 수행한다.In order to test a redundancy cell or a burn-in stress test at a wafer level in a memory cell of a semiconductor memory device, a specific mode not used in a normal test mode is used. In the particular mode, many pads on the semiconductor device are not needed because specific mode signals are generated to test specific functions of the semiconductor device. Therefore, when performing a specific mode test, a specific mode function is performed using a dummy pad.

도 1은 종래의 반도체 장치의 특정 모드 신호 발생 회로도이다. 도 1에 도시된 회로의 구조는 반도체 장치(11)에서 외부 신호들이 입력되는 제1 더미 패드(13)와 제2 더미 패드(15), 상기 제1 더미 패드(13)에 드레인이 연결되고 게이트는 전원 전압인 Vdd에 연결되며 소오스는 접지된 제1 NMOS트랜지스터(17)와, 상기 제1 NMOS트랜지스터(17)의 드레인에 접속된 두 개의 직렬 연결된 인버터들(19,21)과, 상기 제2 더미 패드(15)에 드레인이 연결되고 게이트는 Vdd에 연결되며 소오스는 접지된 제2 NMOS트랜지스터(23)와, 상기 제2 NMOS트랜지스터(23)의 드레인에 접속된 두 개의 직렬 연결된 인버터들(25,27)로 구성되어있다.1 is a specific mode signal generating circuit diagram of a conventional semiconductor device. The structure of the circuit shown in FIG. 1 includes a first dummy pad 13 and a second dummy pad 15 to which external signals are input in the semiconductor device 11, a drain connected to the first dummy pad 13, A first NMOS transistor 17 connected to the supply voltage Vdd and having a source connected to the ground, two serially connected inverters 19 and 21 connected to the drain of the first NMOS transistor 17, A second NMOS transistor 23 having a drain connected to the dummy pad 15 and having a gate connected to Vdd and a source grounded and two serially connected inverters 25 connected to the drain of the second NMOS transistor 23 , 27).

상기 제1 NMOS트랜지스터(17)와 제2 NMOS트랜지스터(23)는 게이트가 Vdd에 연결되어 있으므로 항상 도통 상태이다. 그러나 도통 저항은 매우 크다.The first NMOS transistor 17 and the second NMOS transistor 23 are always in a conduction state since their gates are connected to Vdd. However, the conduction resistance is very large.

도 1에 도시된 회로의 동작을 설명하기로 한다. 특정 모드시에는 제1 더미 패드(13)와 제2 더미 패드(에 각각 다른 주파수의 클럭이(15) 인가된다. 제1 더미 패드(13)에 논리 하이 레벨(Logic High Level)의 클럭이 인가되면 제1 NMOS트랜지스터(17)에 전압이 발생한다. 제1 NMOS트랜지스터(17)에 인가된 전압에 의해 제1 NMOS트랜지스터(17)의 드레인에 연결된 인버터들을 통해서 논리 하이 레벨의 전압이 출력된다. 제2 더미 패드(15)에 논리 하이 레벨의 클럭이 인가되면 상기 제1 더미 패드(13)에 연결된 회로와 동일한 동작을 수행하여 논리 하이 레벨의 신호가 출력된다.The operation of the circuit shown in Fig. 1 will be described. A clock of a different frequency is applied to the first dummy pad 13 and the second dummy pad in a specific mode. When a logic high level clock is applied to the first dummy pad 13 A voltage is generated in the first NMOS transistor 17. A voltage applied to the first NMOS transistor 17 outputs a logic high level voltage through the inverters connected to the drain of the first NMOS transistor 17. When a logic high level clock is applied to the second dummy pad 15, the same operation as that of the circuit connected to the first dummy pad 13 is performed to output a logic high level signal.

정상적인 테스트 모드일 때는 제1 더미 패드(13)와 제2 더미 패드(15)에 신호가 인가되지 않는다. 그러면 제1 NMOS트랜지스터(17)와 제2 NMOS트랜지스터(23)는 도통 상태이므로 각 더미 패드(13,15)에 각각 연결된 두 개의 인버터들(19,21,25,27) 중 맨 후단의 인버터들(21,27)의 출력은 모두 논리 로우 레벨(Logic Low Level)이 된다.No signals are applied to the first dummy pad 13 and the second dummy pad 15 in the normal test mode. Since the first NMOS transistor 17 and the second NMOS transistor 23 are in a conductive state, the inverters 19, 21, 25 and 27 connected to the dummy pads 13 and 15, respectively, The outputs of the comparators 21 and 27 are all at a logic low level.

상술한 종래 기술에 따르면, 특정 모드를 수행하기 위한 클럭 신호의 수가 증가하면 더미 패드 수도 클럭 수와 동일하게 증가하게 되어 반도체 장치의 집적도를 저하시키게 된다.According to the above-described conventional technique, when the number of clock signals for performing a specific mode increases, the number of dummy pads increases to be equal to the number of clocks, which decreases the degree of integration of the semiconductor device.

본 발명이 이루고자 하는 기술적 과제는 하나의 더미 패드와 다수개의 입출력핀들을 이용하여 특정 모드 수행용 클럭 신호를 다수개 발생시킬 수 있는 반도체 장치의 특정 모드 신호 발생 회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention provides a specific mode signal generating circuit for a semiconductor device capable of generating a plurality of clock signals for a specific mode using one dummy pad and a plurality of input / output pins.

도 1은 종래의 반도체 장치의 특정 모드 신호 발생 회로도.1 is a specific mode signal generating circuit diagram of a conventional semiconductor device.

도 2는 본 발명의 제1실시예에 따른 반도체 장치의 특정 모드 신호 발생 회로도.2 is a specific mode signal generating circuit diagram of a semiconductor device according to the first embodiment of the present invention.

도 3은 본 발명의 제2실시예에 따른 반도체 장치의 특정 모드 신호 발생 회로도.3 is a specific mode signal generating circuit diagram of a semiconductor device according to a second embodiment of the present invention.

상기 과제를 이루기 위하여 본 발명은, 반도체 장치에 있어서, 특정 모드 신호가 입력되는 더미 패드와, 외부 장치와 연결되는 제1입출력핀 및 제2입출력핀과, 상기 더미 패드와 제1입출력핀 사이에 연결된 제1스위칭 수단 및 제2스위칭 수단과, 상기 제2스위칭 수단에 연결된 저항 수단과, 상기 제2스위칭 수단과 저항 수단의 연결부에 연결되어 제2스위칭 수단의 출력 신호를 그대로 통과시키는 드라이버와, 상기 더미 패드와 제2입출력핀 사이에 연결된 제3스위칭 수단 및 제4스위칭 수단과, 상기 제4스위칭 수단에 연결된 다른 저항 수단 및 상기 제4스위칭 수단과 다른 저항 수단의 연결부에 연결되어 상기 제4스위칭 수단의 출력 신호를 그대로 통과시키는 다른 드라이버를 구비하는 반도체 장치의 특정 모드 신호 발생 회로를 제공한다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a dummy pad to which a specific mode signal is input; a first input / output pin and a second input / output pin connected to an external device; A resistor connected to the second switching means, a driver connected to the connection portion of the second switching means and the resistor means for passing the output signal of the second switching means as it is, Third and fourth switching means connected between the dummy pad and the second input / output pin, another resistance means connected to the fourth switching means, and a fourth switching means connected to the connection portion of the fourth switching means and the other resistance means, And a different driver for passing the output signal of the switching means as it is.

바람직하기는, 상기 더미 패드와 제1입출력핀에 연결된 회로와 동일한 회로를 상기 더미 패드와 다수개의 다른 입출력핀에도 더 연결하여 사용할 수 있다. 또, 상기 제1스위칭 수단과 제3스위칭 수단은 게이트들은 상기 더미 패드에 연결되고 각 드레인은 제1입출력핀과 제2입출력핀에 각각 연결되며 소오스는 접지된 NMOS트랜지스터이며, 상기 제2스위칭 수단과 제4스위칭 수단은 게이트들이 상기 더미 패드에 연결되며 각 드레인은 제1입출력핀과 제2입출력핀에 각각 연결되며 각 소오스는 저항 수단과 다른 저항 수단에 각각 연결되는 NMOS트랜지스터이며, 상기 저항 수단과 다른 저항 수단은 게이트들은 전원 전압에 연결되고 각 드레인은 제2스위칭 수단과 제2스위칭 수단에 각각 연결되며 소오스들은 접지된 NMOS트랜지스터이며, 상기 드라이버와 다른 드라이버는 각각 두 개의 직렬 연결된 인버트들로 구성한다.Preferably, the same circuit as the circuit connected to the dummy pad and the first input / output pin may be further connected to the dummy pad and a plurality of other input / output pins. The first switching means and the third switching means are NMOS transistors whose gates are connected to the dummy pad and each drain is connected to the first input / output pin and the second input / output pin, respectively, and the source is a grounded NMOS transistor. And fourth switching means are NMOS transistors in which gates are connected to the dummy pad and each drain is connected to a first input / output pin and a second input / output pin respectively, and each of the sources is connected to a resistance means and another resistance means, And the other resistor means are NMOS transistors whose gates are connected to the power supply voltage and each drain is connected to the second switching means and the second switching means respectively and the sources are grounded NMOS transistors and the driver and the other driver are respectively connected to two serially connected inverters .

또한, 상기 제1스위칭 수단은 상기 더미 패드에 입력된 신호가 논리 하이 레벨일 때만 도통되어 접지 전압을 출력하고, 상기 제2스위칭 수단은 상기 더미 패드에 입력된 신호가 논리 하이 레벨일 때만 도통되어 제1입출력핀의 신호를 그대로 출력하며, 상기 제3스위칭 수단은 상기 더미 패드에 입력된 신호가 논리 하이 레벨일 때만 도통되어 접지 전압을 출력하고, 상기 제4스위칭 수단은 상기 더미 패드에 입력된 신호가 논리 하이 레벨일 때만 도통되어 제2입출력핀의 신호를 그대로 출력한다.The first switching means conducts only when the signal input to the dummy pad is at a logic high level and outputs a ground voltage, and the second switching means conducts only when the signal input to the dummy pad is at a logic high level Wherein the third switching means conducts only when the signal input to the dummy pad is at a logic high level and outputs a ground voltage, and the fourth switching means outputs the ground voltage to the dummy pad, And becomes conductive only when the signal is at the logic high level and outputs the signal of the second input / output pin as it is.

상기 과제를 이루기 위하여 본 발명은 또한, 반도체 장치에 있어서, 특정 모드 신호를 입력하는 다른 더미 패드와, 외부 장치와 연결되는 제3입출력핀 및 제4입출력핀과, 상기 다른 더미 패드와 제3입출력핀 사이에 연결된 제5스위칭 수단과, 상기 다른 더미 패드와 제3입출력핀 사이에 연결된 논리 게이트와, 상기 다른 더미 패드와 제4입출력핀 사이에 연결된 제6스위칭 수단 및 상기 다른 더미 패드와 제4입출력핀 사이에 연결된 다른 논리 게이트를 구비하는 반도체 장치의 특정 모드 신호 발생 회로를 제공한다.According to another aspect of the present invention, there is provided a semiconductor device including: a dummy pad for inputting a specific mode signal; a third input / output pin and a fourth input / output pin connected to the external device; A fifth switching means connected between the other dummy pad and the third input / output pin, a sixth switching means connected between the other dummy pad and the fourth input / output pin, and a sixth switching means connected between the other dummy pad and the fourth input / And another logic gate connected between the input and output pins.

바람직하기는, 상기 다른 더미 패드와 제3입출력핀에 연결된 회로와 동일한 회로를 상기 다른 더미 패드와 다수개의 다른 입출력핀에도 더 연결하여 사용할 수 있다. 또, 상기 제5스위칭 수단과 제6스위칭 수단은 게이트들은 상기 더미 패드에 연결되고 각 드레인은 제3입출력핀과 제4입출력핀에 각각 연결되며 소오스는 접지된 NMOS트랜지스터이며, 상기 논리 게이트는 하나의 입력단은 상기 다른 더미 패드에 연결되고 다른 입력단은 제3입출력핀에 연결된 낸드 게이트와, 상기 낸드 게이트의 출력단에 입력단이 연결된 인버터로 구성하며, 상기 다른 논리 게이트는 하나의 입력단은 상기 다른 더미 패드에 연결되고 다른 입력단은 제4입출력핀에 연결된 다른 낸드 게이트와, 상기 다른 낸드 게이트의 출력단에 입력단이 연결된 다른 인버터로 구성한다.Preferably, the same circuit as the circuit connected to the other dummy pad and the third input / output pin may be further connected to the other dummy pad and a plurality of other input / output pins. The fifth switching means and the sixth switching means are NMOS transistors whose gates are connected to the dummy pad and each drain is connected to the third input / output pin and the fourth input / output pin, respectively, and the source is a grounded NMOS transistor. And an inverter connected to an output terminal of the NAND gate. The other input terminal of the other logic gate is connected to the input terminal of the other dummy pad And another input terminal connected to the fourth input / output pin, and another inverter connected to the output terminal of the other NAND gate.

또한, 상기 제5스위칭 수단은 상기 다른 더미 패드에 입력되는 신호가 논리 하이 레벨일 때만 도통되어 접지 전압을 출력하고, 상기 논리 게이트는 다른 더미 패드에 입력된 신호가 논리 하이 레벨일 때는 제3입출력핀의 신호를 그대로 통과시키고 다른 더미 패드에 입력되는 신호가 논리 로우 레벨일 때는 논리 로우 레벨의 신호를 출력하며, 상기 제6스위칭 수단은 상기 다른 더미 패드에 입력되는 신호가 논리 하이 레벨일 때만 도통되어 접지 전압을 출력하고, 상기 다른 논리 게이트는 상기 다른 더미 패드에 입력된 신호가 논리 하이 레벨일 때는 제4입출력핀의 신호를 그대로 통과시키고 다른 더미 패드에 입력된 신호가 논리 로우 레벨일 때는 논리 로우 레벨의 신호를 출력한다.In addition, the fifth switching means conducts only when the signal input to the other dummy pad is at a logic high level and outputs a ground voltage. When the signal inputted to the other dummy pad is at a logical high level, the logic gate outputs a third input / And the sixth switching means outputs a logic low level signal when the signal inputted to the other dummy pad is at a logical high level, And the other logic gate passes the signal of the fourth input / output pin as it is when the signal input to the other dummy pad is at a logic high level, and the logic And outputs a low level signal.

상기 본 발명에 의하여 하나의 더미 패드와 다수개의 입출력핀들을 이용하여 특정 모드 수행용 클럭 신호를 다수개 발생시킬 수 있다.According to the present invention, a plurality of specific mode execution clock signals can be generated using one dummy pad and a plurality of input / output pins.

이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to examples.

도 2는 본 발명의 제1실시예에 따른 반도체 장치의 특정 모드 신호 발생 회로도이다. 도 2에 도시된 회로의 구조는 반도체 장치(31)에 있어서, 더미 패드(33)와, 제1입출력핀(35)과, 제2입출력핀(37)과, 상기 더미 패드(33)에 게이트가 연결되고 드레인은 제1입출력핀(35)에 연결되며 소오스는 접지된 제1NMOS트랜지스터(41)와, 상기 더미 패드(33)에 게이트가 연결되고 드레인은 제1입출력핀(35)에 연결된 제2NMOS트랜지스터(43)와, 상기 제2NMOS트랜지스터(43)의 소오스에 드레인이 연결되고 게이트는 Vdd에 연결되며 소오스는 접지된 제3NMOS트랜지스터(45)와, 상기 제3NMOS트랜지스터(45)의 드레인에 입력단이 연결된 드라이버(47)와, 상기 더미 패드(33)에 게이트가 연결되고 드레인은 제2입출력핀(37)에 연결되며 소오스는 접지된 제4NMOS트랜지스터(61)와, 상기 더미 패드(33)에 게이트가 연결되고 드레인은 제2입출력핀(37)에 연결된 제5NMOS트랜지스터(63)와, 상기 제5NMOS트랜지스터(63)의 소오스에 드레인이 연결되고 게이트는 Vdd에 연결되며 소오스는 접지된 제6NMOS트랜지스터(65)와, 상기 제6NMOS트랜지스터(65)의 드레인에 입력단이 연결된 다른 드라이버(67)로 구성되어있다.2 is a specific mode signal generating circuit diagram of a semiconductor device according to the first embodiment of the present invention. The structure of the circuit shown in Fig. 2 is similar to that of the semiconductor device 31 except that the dummy pad 33, the first input / output pin 35, the second input / output pin 37, A gate connected to the dummy pad 33 and a drain connected to the first input / output pin 35 and a drain connected to the first input / output pin 35. The first NMOS transistor 41 has a source connected to the first input / A third NMOS transistor 45 having a drain connected to a source of the second NMOS transistor 43 and having a gate connected to Vdd and a source grounded; A fourth NMOS transistor 61 whose gate is connected to the dummy pad 33 and whose drain is connected to the second input / output pin 37 and whose source is grounded, and a second NMOS transistor 61 connected to the dummy pad 33 A fifth NMOS transistor 63 whose gate is connected and whose drain is connected to the second input / output pin 37, A sixth NMOS transistor 65 whose drain is connected to the source of the fifth NMOS transistor 63 and whose gate is connected to Vdd and whose source is grounded and another driver 67 whose input terminal is connected to the drain of the sixth NMOS transistor 65 .

상기 제1NMOS트랜지스터(41)와 제4NMOS트랜지스터(61)의 드레인들에 일반적인 회로들(51,71)이 각각 연결되어 있다.Conventional circuits 51 and 71 are connected to the drains of the first and fourth NMOS transistors 41 and 61, respectively.

상기 더미 패드(33)와 제1입출력핀(35) 사이에 연결된 소자들(41,43,45,47,)은 상기 더미 패드(33)와 다수개의 다른 입출력핀들 사이에도 더 연결하여 사용할 수 있다.The elements 41, 43, 45 and 47 connected between the dummy pad 33 and the first input / output pin 35 may be further connected to the dummy pad 33 and a plurality of other input / .

상기 드라이버(47)와 다른 드라이버(67)는 각각 두 개의 직렬 연결된 인버트들(53,55,73,75)로 구성한다.The driver 47 and the other driver 67 each comprise two series-connected inverters 53, 55, 73 and 75.

도 1에 도시된 회로의 동작을 설명하기로 한다. 특정 모드일 경우 상기 더미 패드(33)에 논리 하이 레벨의 신호가 입력된다. 그러면 제1NMOS트랜지스터(41)와 제2NMOS트랜지스터(43), 제4NMOS트랜지스터(61) 및 제5NMOS트랜지스터(63)가 도통한다. 제1NMOS트랜지스터(41)와 제4NMOS트랜지스터(61)가 도통함에 따라 일반적인 회로들(51,71)의 입력단들은 접지되어 동작하지 않는다. 제2NMOS트랜지스터(43)와, 제5NMOS트랜지스터(63)가 도통함에 따라 제1입출력핀(35)과 제2입출력핀(37)의 신호는 그대로 제3NMOS트랜지스터(45)와, 제6NMOS트랜지스터(65)에 전달된다. 제1입출력핀(35)과 제2입출력핀(37)의 신호가 논리 로우 레벨이면 드라이버(47)와 다른 드라이버(67)의 출력은 논리 로우 레벨이 되어 특정 모드 신호는 발생되지 않는다. 그러나 제1입출력핀(35)과 제2입출력핀(37)의 신호가 논리 하이 레벨이면 이 신호들은 제3NMOS트랜지스터(45)와 제6NMOS트랜지스터(65)에 각각 인가된다. 이 때 제3NMOS트랜지스터(45)와 제6NMOS트랜지스터(65)의 도통 저항들이 제2NMOS트랜지스터(43)와 제5NMOS트랜지스터(63)의 도통 저항들보다 훨씬 크기 때문에 제1입출력핀(35)과 제2입출력핀(37)의 신호의 전압은 대부분 제3NMOS트랜지스터(45)와 제6NMOS트랜지스터(65)에 각각 인가되어 드라이버(47)와 다른 드라이버(67)의 출력 신호는 논리 하이 레벨이 된다.The operation of the circuit shown in Fig. 1 will be described. A logic high level signal is input to the dummy pad 33 in a specific mode. Then, the first NMOS transistor 41 and the second NMOS transistor 43, the fourth NMOS transistor 61 and the fifth NMOS transistor 63 are turned on. As the first NMOS transistor 41 and the fourth NMOS transistor 61 are turned on, the input terminals of the general circuits 51 and 71 are grounded and do not operate. The signals of the first input / output pin 35 and the second input / output pin 37 are directly transferred to the third NMOS transistor 45 and the sixth NMOS transistor 65 as the second NMOS transistor 43 and the fifth NMOS transistor 63 become conductive. . When the signals of the first input / output pin 35 and the second input / output pin 37 are logical low level, the outputs of the driver 47 and the driver 67 become logical low level, and no specific mode signal is generated. However, if the signals of the first input / output pin 35 and the second input / output pin 37 are at the logic high level, these signals are applied to the third NMOS transistor 45 and the sixth NMOS transistor 65, respectively. At this time, since the conduction resistances of the third NMOS transistor 45 and the sixth NMOS transistor 65 are much larger than the conduction resistances of the second NMOS transistor 43 and the fifth NMOS transistor 63, the first input / output pin 35 and the second The voltage of the signal of the input / output pin 37 is mostly applied to the third NMOS transistor 45 and the sixth NMOS transistor 65 so that the output signals of the driver 47 and the driver 67 are at a logic high level.

정상적인 테스트 모드일 때는 더미 패드(33)에 전압을 인가하지 않으므로 제1NMOS트랜지스터(41), 제2NMOS트랜지스터(43), 제4NMOS트랜지스터(61) 및 제5NMOS트랜지스터(63)가 불통되어 제1입출력핀(35)과 제2입출력핀(37)은 정상적인 동작을 수행한다.The first NMOS transistor 41, the second NMOS transistor 43, the fourth NMOS transistor 61, and the fifth NMOS transistor 63 are disconnected from the first input / output pin 43 because the voltage is not applied to the dummy pad 33 in the normal test mode, The second input / output pin 35 and the second input / output pin 37 perform a normal operation.

도 3은 본 발명의 제2실시예에 따른 반도체 장치의 특정 모드 신호 발생 회로도이다. 도 3중 도 2와 동일한 번호는 동일한 소자를 나타낸다. 도 3에 도시된 회로의 구조는 반도체 장치(31)에 있어서, 더미 패드(33)와, 제1입출력핀(35)과, 제2입출력핀(37)과, 상기 더미 패드(33)에 게이트가 연결되고 드레인은 제1입출력핀(35)에 연결되며 소오스는 접지된 제1NMOS트랜지스터(41)와, 상기 더미 패드(33)에 하나의 입력단이 연결되고 상기 제1입출력핀(35)에 다른 입력단이 연결된 논리 게이트(81)와, 상기 더미 패드(33)에 게이트가 연결되고 드레인은 제2입출력핀(37)에 연결되며 소오스는 접지된 제2NMOS트랜지스터(61), 및 상기 더미 패드(33)에 하나의 입력단이 연결되고 상기 제2입출력핀(37)에 다른 입력단이 연결된 다른 논리 게이트(91)로 구성한다.3 is a specific mode signal generating circuit diagram of the semiconductor device according to the second embodiment of the present invention. 3, the same numerals as in Fig. 2 represent the same elements. The structure of the circuit shown in Fig. 3 is similar to that of the semiconductor device 31 except that the dummy pad 33, the first input / output pin 35, the second input / output pin 37, A first NMOS transistor 41 having a drain connected to the first input / output pin 35 and a source grounded and a second input / output terminal connected to the dummy pad 33, A second NMOS transistor 61 having a gate connected to the dummy pad 33, a drain connected to the second input / output pin 37 and a source grounded, and a second NMOS transistor 61 having a source connected to the dummy pad 33 And another logic gate 91 connected to the second input / output pin 37 with another input terminal.

상기 제1NMOS트랜지스터(41)와 제2NMOS트랜지스터(61)의 드레인들에 일반적인 회로들(51,71)이 각각 연결되어 있다.Conventional circuits 51 and 71 are connected to the drains of the first NMOS transistor 41 and the second NMOS transistor 61, respectively.

상기 더미 패드(33)와 제1입출력핀(35) 사이에 연결된 소자들(41,81)은 상기 더미 패드(33)와 다른 다수개의 입출력핀들에도 더 연결하여 사용할 수 있다.The elements 41 and 81 connected between the dummy pad 33 and the first input / output pin 35 may be further connected to a plurality of input / output pins different from the dummy pad 33.

상기 논리 게이트(81)는 상기 더미 패드(33)에 하나의 입력단이 연결되고 다른 입력단은 제1입출력핀(35)에 연결된 낸드 게이트(83)와, 상기 낸드 게이트(83)의 출력단에 입력단이 연결된 인버터(85)로 구성하며, 상기 다른 논리 게이트(91)는 상기 더미 패드(33)에 하나의 입력단이 연결되고 다른 입력단은 제2입출력핀(37)에 연결된 다른 낸드 게이트(91)와, 상기 다른 낸드 게이트(93)의 출력단에 입력단이 연결된 다른 인버터(95)로 구성한다.The logic gate 81 has one input terminal connected to the dummy pad 33 and the other input terminal connected to the first input / output pin 35. An input terminal is connected to the output terminal of the NAND gate 83, And the other logic gate 91 has one input terminal connected to the dummy pad 33 and the other input terminal connected to the second input / output pin 37, And another inverter (95) whose input terminal is connected to the output terminal of the other NAND gate (93).

도 3에 도시된 회로의 동작을 설명하기로 한다. 특정 모드일 경우 상기 더미 패드(33)에 논리 하이 레벨의 신호가 입력된다. 그러면 제1NMOS트랜지스터(41)와 제2NMOS트랜지스터(61)가 도통한다. 제1NMOS트랜지스터(41)와 제2NMOS트랜지스터(61)가 도통함에 따라 일반적인 회로의 입력단들은 접지되어 동작하지 않는다. 또한 제1입출력핀(35)과 제2입출력핀(37)의 신호가 논리 로우 레벨이면 인버터(85)와 다른 인버터(95)의 출력은 논리 로우 레벨이 되어 특정 모드 클럭은 발생되지 않는다. 그러나 제1입출력핀(35)과 제2입출력핀(37)의 신호가 논리 하이 레벨이면 이 신호들은 낸드 게이트(83)와 다른 낸드 게이트(93)를 통과하면서 각각 논리 로우 레벨이 되고 또 인버터(85)와 다른 인버터(95)를 통과하면서 각각 논리 하이 레벨이 된다.The operation of the circuit shown in Fig. 3 will be described. A logic high level signal is input to the dummy pad 33 in a specific mode. Then, the first NMOS transistor 41 and the second NMOS transistor 61 are turned on. As the first NMOS transistor 41 and the second NMOS transistor 61 become conductive, the input terminals of a general circuit are grounded and do not operate. When the signals of the first input / output pin 35 and the second input / output pin 37 are logic low level, the output of the inverter 95 and the inverter 95 other than the inverter 85 becomes a logic low level, and no specific mode clock is generated. However, if the signals of the first input / output pin 35 and the second input / output pin 37 are at the logic high level, the signals become logic low levels respectively passing through the NAND gate 83 and the other NAND gate 93, 85 and the other inverters 95, respectively.

정상적인 테스트 모드일 때는 더미 패드(33)에 전압을 인가하지 않으므로 제1NMOS트랜지스터(41), 제2NMOS트랜지스터(61)가 불통되어 제1입출력핀(35)과 제2입출력핀(37)은 정상적인 동작을 수행한다.In the normal test mode, no voltage is applied to the dummy pad 33, so that the first NMOS transistor 41 and the second NMOS transistor 61 are turned off, so that the first input / output pin 35 and the second input / .

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.It is obvious that the present invention is not limited to the above embodiments and that many modifications are possible within the technical scope of the present invention by those skilled in the art.

상술한 바와 같이 본 발명에 따르면, 하나의 더미 패드와 다수개의 입출력핀들을 이용하여 특정 모드 수행용 클럭 신호를 다수개 발생시킬 수 있기 때문에 반도체 장치의 집적도가 증가된다.As described above, according to the present invention, since a plurality of specific mode-performing clock signals can be generated by using one dummy pad and a plurality of input / output pins, the degree of integration of the semiconductor device is increased.

Claims (19)

반도체 장치에 있어서, 특정 모드 신호가 입력되는 더미 패드;A semiconductor device comprising: a dummy pad to which a specific mode signal is input; 외부 장치와 연결되는 제1입출력핀 및 제2입출력핀;A first input / output pin and a second input / output pin connected to an external device; 상기 더미 패드와 제1입출력핀 사이에 연결된 제1스위칭 수단 및 제2스위칭 수단;First switching means and second switching means connected between the dummy pad and the first input / output pin; 상기 제2스위칭 수단에 연결된 저항 수단;Resistance means connected to said second switching means; 상기 제2스위칭 수단과 저항 수단의 연결부에 연결되어 제2스위칭 수단의 출력 신호를 그대로 통과시키는 드라이버;A driver connected to the connection portion of the second switching means and the resistor means for passing the output signal of the second switching means as it is; 상기 더미 패드와 제2입출력핀 사이에 연결된 제3스위칭 수단 및 제4스위칭 수단;Third switching means and fourth switching means connected between the dummy pad and the second input / output pin; 상기 제4스위칭 수단에 연결된 다른 저항 수단; 및Another resistor means connected to said fourth switching means; And 상기 제4스위칭 수단과 다른 저항 수단의 연결부에 연결되어 상기 제4스위칭 수단의 출력 신호를 그대로 통과시키는 다른 드라이버를 구비하는 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.And another driver connected to the connection portion of the fourth switching means and the other resistor means for passing the output signal of the fourth switching means as it is. 제1항에 있어서, 상기 더미 패드와 제1입출력핀에 연결된 회로와 동일한 회로를 상기 더미 패드와 다수개의 다른 입출력핀에도 더 연결할 수 있는 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.The specific mode signal generating circuit of claim 1, wherein the same circuit as the circuit connected to the dummy pad and the first input / output pin can be further connected to the dummy pad and a plurality of other input / output pins. 제1항에 있어서, 상기 제1스위칭 수단과 제3스위칭 수단은 게이트들은 상기 더미 패드에 연결되고 각 드레인은 제1입출력핀과 제2입출력핀에 각각 연결되며 소오스는 접지된 NMOS트랜지스터인 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.2. The semiconductor memory device according to claim 1, wherein the first switching means and the third switching means are NMOS transistors whose gates are connected to the dummy pad and each drain is connected to the first input / output pin and the second input / To the semiconductor device. 제1항에 있어서, 상기 제2스위칭 수단과 제4스위칭 수단은 게이트들이 상기 더미 패드에 연결되며 각 드레인은 제1입출력핀과 제2입출력핀에 각각 연결되며 각 소오스는 저항 수단과 다른 저항 수단에 각각 연결되는 NMOS트랜지스터인 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.The semiconductor memory device according to claim 1, wherein the second switching means and the fourth switching means each have gates connected to the dummy pad, each drain connected to a first input / output pin and a second input / output pin, Wherein the NMOS transistor is an NMOS transistor that is connected to the gate of the NMOS transistor. 제1항에 있어서, 상기 저항 수단과 다른 저항 수단은 게이트들은 전원 전압에 연결되고 각 드레인은 제2스위칭 수단과 제2스위칭 수단에 각각 연결되며 소오스들은 접지된 NMOS트랜지스터인 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.2. The semiconductor device according to claim 1, characterized in that the resistance means and the other resistance means are NMOS transistors whose gates are connected to the power supply voltage and each drain is connected to the second switching means and the second switching means respectively and the sources are grounded NMOS transistors The specific mode signal generating circuit. 제1항에 있어서, 상기 드라이버와 다른 드라이버는 각각 두 개의 직렬 연결된 인버터들로 구성하는 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.2. The specific mode signal generating circuit of claim 1, wherein the driver and the other driver are each comprised of two series-connected inverters. 제1항에 있어서, 상기 제1스위칭 수단은 상기 더미 패드에 입력된 신호가 논리 하이 레벨일 때만 도통되어 접지 전압을 출력하는 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.2. The specific mode signal generating circuit of claim 1, wherein the first switching means conducts only when the signal input to the dummy pad is at a logic high level and outputs a ground voltage. 제1항에 있어서, 상기 제2스위칭 수단은 상기 더미 패드에 입력된 신호가 논리 하이 레벨일 때만 도통되어 제1입출력핀의 신호를 그대로 출력하는 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.2. The specific mode signal generating circuit of claim 1, wherein the second switching means conducts only when the signal input to the dummy pad is at a logic high level and outputs the signal of the first input / output pin as it is. 제1항에 있어서, 상기 제3스위칭 수단은 상기 더미 패드에 입력된 신호가 논리 하이 레벨일 때만 도통되어 접지 전압을 출력하는 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.The specific mode signal generating circuit of claim 1, wherein the third switching means conducts only when the signal input to the dummy pad is at a logic high level and outputs a ground voltage. 제1항에 있어서, 상기 제4스위칭 수단은 상기 더미 패드에 입력된 신호가 논리 하이 레벨일 때만 도통되어 제2입출력핀의 신호를 그대로 출력하는 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.2. The semiconductor device according to claim 1, wherein the fourth switching means conducts only when the signal input to the dummy pad is at a logic high level and outputs the signal of the second input / output pin as it is. 반도체 장치에 있어서, 특정 모드 신호를 입력하는 다른 더미 패드;A semiconductor device comprising: a dummy pad for inputting a specific mode signal; 외부 장치와 연결되는 제3입출력핀 및 제4입출력핀;A third input / output pin and a fourth input / output pin connected to an external device; 상기 다른 더미 패드와 제3입출력핀 사이에 연결된 제5스위칭 수단;Fifth switching means connected between the other dummy pad and the third input / output pin; 상기 다른 더미 패드와 제3입출력핀 사이에 연결된 논리 게이트;A logic gate coupled between the other dummy pad and a third input / output pin; 상기 다른 더미 패드와 제4입출력핀 사이에 연결된 제6스위칭 수단; 및Sixth switching means connected between the other dummy pad and the fourth input / output pin; And 상기 다른 더미 패드와 제4입출력핀 사이에 연결된 다른 논리 게이트를 구비하는 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.And another logic gate connected between the other dummy pad and the fourth input / output pin. 제11항에 있어서, 상기 다른 더미 패드와 제3입출력핀에 연결된 회로와 동일한 회로를 상기 다른 더미 패드와 다수개의 다른 입출력핀에도 더 연결하여 사용할 수 있는 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.12. The semiconductor device according to claim 11, wherein the same circuit as the circuit connected to the other dummy pad and the third input / output pin is further connected to the other dummy pad and a plurality of other input / output pins. Circuit. 제11항에 있어서, 상기 제5스위칭 수단과 제6스위칭 수단은 게이트들은 상기 더미 패드에 연결되고 각 드레인은 제3입출력핀과 제4입출력핀에 각각 연결되며 소오스는 접지된 NMOS트랜지스터인 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.12. The semiconductor device according to claim 11, wherein the fifth switching means and the sixth switching means are NMOS transistors whose gates are connected to the dummy pad and each drain is connected to the third input / output pin and the fourth input / To the semiconductor device. 제11항에 있어서, 상기 논리 게이트는 하나의 입력단은 상기 다른 더미 패드에 연결되고 다른 입력단은 제3입출력핀에 연결된 낸드 게이트와, 상기 낸드 게이트의 출력단에 입력단이 연결된 인버터로 구성하는 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.12. The semiconductor memory device according to claim 11, wherein the logic gate comprises a NAND gate having one input connected to the other dummy pad and the other input connected to a third input / output pin, and an inverter connected to an output terminal of the NAND gate Wherein the semiconductor device is a semiconductor device. 제11항에 있어서, 상기 다른 논리 게이트는 하나의 입력단은 상기 다른 더미 패드에 연결되고 다른 입력단은 제4입출력핀에 연결된 다른 낸드 게이트와, 상기 다른 낸드 게이트의 출력단에 입력단이 연결된 다른 인버터로 구성하는 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.12. The semiconductor memory device according to claim 11, wherein the other logic gate is composed of another NAND gate having one input terminal connected to the other dummy pad and the other input terminal connected to the fourth input / output pin, and another inverter having an input terminal connected to the output terminal of the other NAND gate Wherein the semiconductor device is a semiconductor device. 제11항에 있어서, 상기 제5스위칭 수단은 상기 다른 더미 패드에 입력되는 신호가 논리 하이 레벨일 때만 도통되어 접지 전압을 출력하는 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.12. The specific mode signal generating circuit of claim 11, wherein the fifth switching means conducts only when the signal input to the other dummy pad is at a logic high level and outputs a ground voltage. 제11항에 있어서, 상기 논리 게이트는 다른 더미 패드에 입력된 신호가 논리 하이 레벨일 때는 제3입출력핀의 신호를 그대로 통과시키고 다른 더미 패드에 입력되는 신호가 논리 로우 레벨일 때는 논리 로우 레벨의 신호를 출력하는 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.13. The semiconductor memory device according to claim 11, wherein the logic gate passes the signal of the third input / output pin as it is when the signal input to the other dummy pad is at a logic high level, And outputs a signal to the specific mode signal generating circuit of the semiconductor device. 제11항에 있어서, 상기 제6스위칭 수단은 상기 다른 더미 패드에 입력되는 신호가 논리 하이 레벨일 때만 도통되어 접지 전압을 출력하는 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.12. The specific mode signal generating circuit of claim 11, wherein the sixth switching means conducts only when the signal input to the other dummy pad is at a logic high level and outputs a ground voltage. 제11항에 있어서, 상기 다른 논리 게이트는 상기 다른 더미 패드에 입력된 신호가 논리 하이 레벨일 때는 제4입출력핀의 신호를 그대로 통과시키고 다른 더미 패드에 입력된 신호가 논리 로우 레벨일 때는 논리 로우 레벨의 신호를 출력하는 것을 특징으로 하는 반도체 장치의 특정 모드 신호 발생 회로.12. The semiconductor memory device according to claim 11, wherein the other logic gate passes the signal of the fourth input / output pin as it is when the signal input to the other dummy pad is at a logic high level, Level signal of the semiconductor device.
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* Cited by examiner, † Cited by third party
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KR100317498B1 (en) * 1999-06-23 2001-12-24 박종섭 Control circuit for input pad

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