JPH02148116A - マイクロコンピュータ装置 - Google Patents
マイクロコンピュータ装置Info
- Publication number
- JPH02148116A JPH02148116A JP63302846A JP30284688A JPH02148116A JP H02148116 A JPH02148116 A JP H02148116A JP 63302846 A JP63302846 A JP 63302846A JP 30284688 A JP30284688 A JP 30284688A JP H02148116 A JPH02148116 A JP H02148116A
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- conductive
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- Pending
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- 238000006243 chemical reaction Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000001804 debridement Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマイクロコンピュータ装置における入出力回
路のプルアップ抵抗に関するものである。
路のプルアップ抵抗に関するものである。
第３図および第４図は従来のマイクロコンピュータ装置
における入出力回路のプルアップ抵抗回路である。
における入出力回路のプルアップ抵抗回路である。
図において、（１）はＰチャネルエンハンスメント型１
．４ＯＳトランジスタからなるプルアップ抵抗、（２）
は入出力端子、（８）はプルアップ抵抗（１）の導通を
制御するレジスタ１ 、 （５）はＮチャネルエンハン
スメント型ＭＯＳトランジスタからなる出力バッファ、
（６）は出力バッファ（６）を制御するレジスタ２、（
γ）は入力バッファ、αυ、 （Ｉｌ＋ 、α３はエン
ハンスメント型またげデプリエーション型のＮチャネル
１４０Ｓトランジスタである。
．４ＯＳトランジスタからなるプルアップ抵抗、（２）
は入出力端子、（８）はプルアップ抵抗（１）の導通を
制御するレジスタ１ 、 （５）はＮチャネルエンハン
スメント型ＭＯＳトランジスタからなる出力バッファ、
（６）は出力バッファ（６）を制御するレジスタ２、（
γ）は入力バッファ、αυ、 （Ｉｌ＋ 、α３はエン
ハンスメント型またげデプリエーション型のＮチャネル
１４０Ｓトランジスタである。
次に動作について説明する。出力動作はレジスタ２（６
）と出力バッファ（５）によって行なう。出力バッファ
（５）はレジスタ２【６）の値によって導通または非導
通となる。入力動作は出力バッファ（６）が非導通の場
合のみ可能で、入出力端子（２）からの入力信号は入力
バッファ（γ）に入る。プルアップ抵抗（１）は小さな
Ｐチャネル型ＭＯＳ）ランジスタで、通常導通状態で数
１ＯＫΩ程度の抵抗値を持つ。レジスタ１ （８１はプ
ルアップ抵抗（１）を接続するか、しないかを選択する
ためのレジスタで、プルアップ抵抗（１）のゲートをＶ
ｓｓレベルにすると導通し、ＶＤＤレベルにすると非導
通になる。
）と出力バッファ（５）によって行なう。出力バッファ
（５）はレジスタ２【６）の値によって導通または非導
通となる。入力動作は出力バッファ（６）が非導通の場
合のみ可能で、入出力端子（２）からの入力信号は入力
バッファ（γ）に入る。プルアップ抵抗（１）は小さな
Ｐチャネル型ＭＯＳ）ランジスタで、通常導通状態で数
１ＯＫΩ程度の抵抗値を持つ。レジスタ１ （８１はプ
ルアップ抵抗（１）を接続するか、しないかを選択する
ためのレジスタで、プルアップ抵抗（１）のゲートをＶ
ｓｓレベルにすると導通し、ＶＤＤレベルにすると非導
通になる。
また、第４図の場合もＮチャネルＭＯＳトランジスタα
Ｏ１、（Ｉｌ＋ 、 （１３もプルアップ抵抗（１）を
接続するか、しないかを選択するためのトランジスタで
、トランジスタα■とｒｌｚをデプリエーション型、α
υをエンハンスメント型にするとプルアップ抵抗（１）
が接続、トランジスタαυをデブリエーション型、トラ
ンジスタαＱとＣ１ｚをエンハンスメント型にすると非
導通となる。
Ｏ１、（Ｉｌ＋ 、 （１３もプルアップ抵抗（１）を
接続するか、しないかを選択するためのトランジスタで
、トランジスタα■とｒｌｚをデプリエーション型、α
υをエンハンスメント型にするとプルアップ抵抗（１）
が接続、トランジスタαυをデブリエーション型、トラ
ンジスタαＱとＣ１ｚをエンハンスメント型にすると非
導通となる。
第３図の回路の場合はプルアップ抵抗の接続をソフトウ
ェアで制御できる利点があるが、プルア型 ツブ抵抗がＰチャネルトランジスタのため寄生ダイオー
ドにより入出力端子にＶＤＤよシ高い電圧を印加すると
ＶＤＤ側に電流が流れ込むため、プルアップ抵抗を非導
通状態にして外部でプルアップ抵抗を接続する場合でも
ＶＤＤより高い電圧を印加できないという欠点がある。
ェアで制御できる利点があるが、プルア型 ツブ抵抗がＰチャネルトランジスタのため寄生ダイオー
ドにより入出力端子にＶＤＤよシ高い電圧を印加すると
ＶＤＤ側に電流が流れ込むため、プルアップ抵抗を非導
通状態にして外部でプルアップ抵抗を接続する場合でも
ＶＤＤより高い電圧を印加できないという欠点がある。
寄生ダイオードによる入出力端子からＶＤＤ側への電流
のバスを無くすためプルアップ抵抗をＮチャネルＭＯＳ
トランジスタで構成することも考えられるが、この場合
にはプルアップ抵抗を導通状態にした時、ＮチャネルＭ
ＯＳトランジスタのしきい値電圧だけ″Ｈ＃レベルが低
下する問題点が生ずる。
のバスを無くすためプルアップ抵抗をＮチャネルＭＯＳ
トランジスタで構成することも考えられるが、この場合
にはプルアップ抵抗を導通状態にした時、ＮチャネルＭ
ＯＳトランジスタのしきい値電圧だけ″Ｈ＃レベルが低
下する問題点が生ずる。
第４図の回路の場合はプルアップ抵抗にＮチャネル１，
４０３ ）ランジスタを直列接続しているためプルアッ
プ抵抗を非導通にする場合には入出力端子にはＶｏｎよ
り高い電圧を印加することができまたプルアップ抵抗を
接続する場合にはＮチャネルＭＯＳトランジスタをデプ
リエーション型にするため、ＮチャネルＭＯＳトランジ
スタのしきい値電圧による″）］ ＃レベルの低下もな
い。但し、この回路はソフトウェアでプルアップ抵抗の
接続を選択することができない。
４０３ ）ランジスタを直列接続しているためプルアッ
プ抵抗を非導通にする場合には入出力端子にはＶｏｎよ
り高い電圧を印加することができまたプルアップ抵抗を
接続する場合にはＮチャネルＭＯＳトランジスタをデプ
リエーション型にするため、ＮチャネルＭＯＳトランジ
スタのしきい値電圧による″）］ ＃レベルの低下もな
い。但し、この回路はソフトウェアでプルアップ抵抗の
接続を選択することができない。
この発明は上記のような問題点を解消するためになされ
たもので、ソフトウェアでプルアップ抵抗の選択ができ
るとともに、プルアップ抵抗を接続しない状態であれば
、入出力端子にＶＤＤより高い電圧を印加することがで
きるマイクロコンピュータの入出力回路を得ることを目
的とする。
たもので、ソフトウェアでプルアップ抵抗の選択ができ
るとともに、プルアップ抵抗を接続しない状態であれば
、入出力端子にＶＤＤより高い電圧を印加することがで
きるマイクロコンピュータの入出力回路を得ることを目
的とする。
この発明におけるマイクロコンピュータ装置はソース電
極が第１の電源に、ドレイン電極が外部端子に、ゲート
電極が電圧変換回路出力に接続された基板と、極性の異
なる１、４０ Ｓ型トランジスタと、第１の電源で動作
するレジスタと、このレジスタの出力電位を第２の電源
の電位に変換する上記電圧変換回路上を備えたものであ
る。
極が第１の電源に、ドレイン電極が外部端子に、ゲート
電極が電圧変換回路出力に接続された基板と、極性の異
なる１、４０ Ｓ型トランジスタと、第１の電源で動作
するレジスタと、このレジスタの出力電位を第２の電源
の電位に変換する上記電圧変換回路上を備えたものであ
る。
この発明のマイクロコンピュータ装置はレジスタの出力
が１Ｌ′のときには電圧変換回路の出力も１Ｌｌとなる
ので、ＭＯＳ型トランジスタは非導通となって外部端子
には第１の電源の電圧が出力され、レジスタの出力が＊
）］＃のときには電圧変換回路の出力は第１の電源の
電圧と上記し○Ｓ型トランジスタのしきい値電圧を加え
た値以上の値となるので、上記１．４０ Ｓ型トランジ
スタは導通し、外部端子には第１の電源の電圧が出力さ
れる。
が１Ｌ′のときには電圧変換回路の出力も１Ｌｌとなる
ので、ＭＯＳ型トランジスタは非導通となって外部端子
には第１の電源の電圧が出力され、レジスタの出力が＊
）］＃のときには電圧変換回路の出力は第１の電源の
電圧と上記し○Ｓ型トランジスタのしきい値電圧を加え
た値以上の値となるので、上記１．４０ Ｓ型トランジ
スタは導通し、外部端子には第１の電源の電圧が出力さ
れる。
以下、この発明の一実施例を図について説明する。第１
図において、（１）はＮチャネルエンハンスメント型Ｍ
ＯＳトランジスタからなるプルアップ抵抗、（２）は入
出力端子、（８）はプルアップ抵抗（１）の導通を制御
するレジスタ１、（４）はレジスタ１の出力電圧の’Ｈ
“レベルｅＶｏｏから外部から供給される電圧Ｖｐに変
換する電圧変換回路、（５）はＮチャネルエンハンスメ
ント型ＭＯＳトランジスタからなる出力バッファ、（６
）は出力バッファ（５）を制御するレジスタ２、（γ）
は入力バッファである。
図において、（１）はＮチャネルエンハンスメント型Ｍ
ＯＳトランジスタからなるプルアップ抵抗、（２）は入
出力端子、（８）はプルアップ抵抗（１）の導通を制御
するレジスタ１、（４）はレジスタ１の出力電圧の’Ｈ
“レベルｅＶｏｏから外部から供給される電圧Ｖｐに変
換する電圧変換回路、（５）はＮチャネルエンハンスメ
ント型ＭＯＳトランジスタからなる出力バッファ、（６
）は出力バッファ（５）を制御するレジスタ２、（γ）
は入力バッファである。
次に動作について説明する。レジスタ１（８）は■ｓｓ
の電位に相当する１Ｌ＃レベル、またはＶＤＤの電位に
相当するＨ“レベルのいずれかを出力する。
の電位に相当する１Ｌ＃レベル、またはＶＤＤの電位に
相当するＨ“レベルのいずれかを出力する。
レジスタ１（８）の出力がＬ＃の場合には電圧変換回路
（４）の出力はＶＳＳレベルになり、プルアップ抵抗（
１）のゲート電位がＶ９Ｓになるためプルアップ抵抗（
２）は非導通となる。レジスタ１（８）の出力がＨ“の
場合には電圧変換回路（４）の出力はＶｐレベルになり
、ｖｐはＶＤＤとＮチャネルＭＯＳトランジスタのしき
い値電圧を加えた値より高い電圧を印加するので、プル
アップ抵抗（１）は導通し、かつ１１Ｈ１ルベルはＶＤ
Ｄと等しい値になる。
（４）の出力はＶＳＳレベルになり、プルアップ抵抗（
１）のゲート電位がＶ９Ｓになるためプルアップ抵抗（
２）は非導通となる。レジスタ１（８）の出力がＨ“の
場合には電圧変換回路（４）の出力はＶｐレベルになり
、ｖｐはＶＤＤとＮチャネルＭＯＳトランジスタのしき
い値電圧を加えた値より高い電圧を印加するので、プル
アップ抵抗（１）は導通し、かつ１１Ｈ１ルベルはＶＤ
Ｄと等しい値になる。
プルアップ抵抗（１）はＮチャネルＭＯＳトランジスタ
で構成されているため、プルアップ抵抗（１）が非導通
の場合には入出力端子（２）にはＶＤＤより高い電圧を
印加することができる。
で構成されているため、プルアップ抵抗（１）が非導通
の場合には入出力端子（２）にはＶＤＤより高い電圧を
印加することができる。
なお、上記実施例ではＶｐの電源を外部より供給した場
合を説明したが、第２図のように’ＶＤＤからＶｐの電
圧に昇圧する昇圧回路（９）を内蔵することも可能であ
る。また、プルアンプ抵抗（１）としてＮチャネルのＭ
ＯＳ）ランジスタの導通抵抗を使う代りに同じく第２図
に示すように、ポリシリコン抵抗（８）をプルアップ抵
抗として使用し、ＮチャネルのＭ ＯＳ トランジスタ
は単にプルアップ抵抗（８）の開閉スイッチとして構成
しても同様の効果を奏する。
合を説明したが、第２図のように’ＶＤＤからＶｐの電
圧に昇圧する昇圧回路（９）を内蔵することも可能であ
る。また、プルアンプ抵抗（１）としてＮチャネルのＭ
ＯＳ）ランジスタの導通抵抗を使う代りに同じく第２図
に示すように、ポリシリコン抵抗（８）をプルアップ抵
抗として使用し、ＮチャネルのＭ ＯＳ トランジスタ
は単にプルアップ抵抗（８）の開閉スイッチとして構成
しても同様の効果を奏する。
以上のようにこの発明によれば、ソフトウェアでプルア
ップ抵抗の導通、非導通の選択ができ、かつ非導通の場
合には外部からＶＤＤより高い電圧を入出力端子に印加
できる入出力回路が得られる。
ップ抵抗の導通、非導通の選択ができ、かつ非導通の場
合には外部からＶＤＤより高い電圧を入出力端子に印加
できる入出力回路が得られる。
第１図はこの発明の一実施例によるマイクロコンピュー
タの入出力回路の構成図、第２図はこの発明の他の実施
例を示すマイクロコンピュータの入出力回路の構成図、
第３図、第４図は従来のマイクロコンピュータの入出力
回路の構成図である。 図において、（１）はプルアップ抵抗、（２）は入出力
端子、（８）はレジスタｌ、（４）は電圧変換回路、（
５）は出カバソファ、（６）はレジスタ２、（ア）は入
力バッファ、（８）はポリシリコン抵抗、（９）は昇圧
回路を示す。 なお１図中、同一符号は同一 または相当部分を示す。
タの入出力回路の構成図、第２図はこの発明の他の実施
例を示すマイクロコンピュータの入出力回路の構成図、
第３図、第４図は従来のマイクロコンピュータの入出力
回路の構成図である。 図において、（１）はプルアップ抵抗、（２）は入出力
端子、（８）はレジスタｌ、（４）は電圧変換回路、（
５）は出カバソファ、（６）はレジスタ２、（ア）は入
力バッファ、（８）はポリシリコン抵抗、（９）は昇圧
回路を示す。 なお１図中、同一符号は同一 または相当部分を示す。
Claims (1)
- ソース電極が第１電源に、ドレイン電極が外部端子に、
ゲート電極が電圧変換回路出力に接続された基板と、極
性の異なるＭＯＳ型トランジスタと、上記第１の電源で
動作するレジスタと、このレジスタの出力電位を第２の
電源の電位に変換する上記電圧変換回路とを備えたこと
を特徴とするマイクロコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302846A JPH02148116A (ja) | 1988-11-29 | 1988-11-29 | マイクロコンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302846A JPH02148116A (ja) | 1988-11-29 | 1988-11-29 | マイクロコンピュータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148116A true JPH02148116A (ja) | 1990-06-07 |
Family
ID=17913802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63302846A Pending JPH02148116A (ja) | 1988-11-29 | 1988-11-29 | マイクロコンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148116A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04368698A (ja) * | 1991-06-17 | 1992-12-21 | Seiko Instr Inc | 半導体集積回路 |
-
1988
- 1988-11-29 JP JP63302846A patent/JPH02148116A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04368698A (ja) * | 1991-06-17 | 1992-12-21 | Seiko Instr Inc | 半導体集積回路 |
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