JPH0214318A - 構成可能な数の乗算器サイクル及び可変除算サイクル比を有する浮動小数点回路 - Google Patents

構成可能な数の乗算器サイクル及び可変除算サイクル比を有する浮動小数点回路

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JPH0214318A
JPH0214318A JP1063394A JP6339489A JPH0214318A JP H0214318 A JPH0214318 A JP H0214318A JP 1063394 A JP1063394 A JP 1063394A JP 6339489 A JP6339489 A JP 6339489A JP H0214318 A JPH0214318 A JP H0214318A
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multiplier
divide
coupled
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マーク・バーマン
George K Chu
ジョージ・ケイ・チュー
Fred A Ware
フレッド・エイ・ウェア
Selfia Halim
セルフィア・ハリム
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WEYTEC CORP
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は浮動小数点システムにおける乗算器及び除算／
平方根ユニット用タイミング回路に関する。
〔従来の技術及び発明が解決しようとする課題〕代表的
な浮動小数点システムは乗算器（間し）及び算術論理ユ
ニット（ＡＬｔｌ）の両方を備えるであろう。乗算は多
くの部分的な積の合計を必要とし従ってＭＵＬ演算を完
了するのにはＡＬＵ演算を完了するよりも長い時間を要
する。あるシステムはできるだけ早いクロックサイクル
時間を要するため、乗算には加算よりも多くのサイクル
を使用することになる。他のシステムは、乗算及びＡＬ
ＩＩ演算の双方にとって同数のサイクルを有する簡単な
プログラミングモデルが必要である。これは必要以上の
クロックサイクルがＡＬｔｌ演算に割当てられることに
なる。
ある構成においては、除算／平方根ユニットに乗算器ユ
ニットと同じ入力ステージを割当て、その結果を乗算ユ
ニットの次のステージへ供給する。
そのような除算／平方根ユニットは、演算のために固定
数のクロックを典型的に要求するので、コントロール回
路群がオペランドに刻時して要求サイクル数だけ計数し
た後に結果をクロックアウトする。
乗算器は１つのシステム内に入カステージ、出力ステー
ジ及び固定小数点ハーフアレイ乗算器を有する中間ステ
ージの３ステージを備えることがある。出力ステージの
最初に位置するレジスタは、倍精度浮動小数点及び整数
乗算を行うためにハーフアレイの第２回目の通過を許す
べ（、中間ステージ内のマルチプレクサへ出力をフィー
ドバンクする。単精度及び混合精度乗算にはただ１回の
アレイ通過でよい。
〔課題を解決するための手段及び作用〕本発明は、除算
／平方根ユニット、乗算器ユニット及びＡＬＵの間で要
求されるサイクル数及びサイクル比を最適化する。自己
クロック付きの中間う、チは、倍精度のための２回目の
通過のためにデータをフィードバックすべく、中間ステ
ージの乗算器のハーフアレイの出力側に備えられている
。
乗算器は次いで２サイクル待ち時間モード（倍精度乗算
の最適化のための）用にもまた３サイクル待ち時間モー
ド（単精度乗算の最適化のための）用にも調整される。
独立した除算クロックは除算／平方根ユニットに用いら
れ、入出力について乗算器のサイクルクロンクと同期さ
れる。これにより、より長い乗算器クロックサイクル時
間が用いられる際にも、より少ないクロックサイクルで
済むように除算時間が最適化できる。
本発明はこのようにして期待される応用面についてユー
ザが回路を最ｊδ化できるようにした。３サイクル待ち
時間モードは華精度浮動小数点演算用のより短いサイク
ル時間を可能とする。本発明によれば、システムデザイ
ナは装置用のどのような特殊なクロック比においても除
算／平方根ユニットとは関係なく最適性能を得ることが
できる。
装置の主クロツクサイクル時間が十分に長ければ、除算
の反復レートは乗算器またはＡＬＵの構成から完全に独
立する。除算の反復は、ＡＬＵ／ＭＯＬ命令速度の任意
の正の整数倍のレートで形成される。
本発明の本質及び進歩性の一層完全な理解を計るため、
添付図と共に詳細に記述するので参照されたい。
（以　下　余　白） （発明の実施例〕 以下、本発明をその実施例を示す図面に基づいて詳述す
る。
第１図は本発明を用いた６４ビット浮動小数点データバ
スのブロック図である。レジスタファイル１２及びレジ
スタ１４．１６は入力データをバス及びマルチプレクサ
１８へも与える。データは更に、ＡＬＵ２０へも乗算機
２２へも与えられ、また除算／平方根ユニット２４へも
与えられる。除算／平方根ユニットは乗算器と入出力回
路を共有する。典型的には、オペランドは除′ｎ、／平
方根ユニット２４へ刻時され、カウンタは結果を数サイ
クル後にクロックアウトするように動作させられる。本
発明ではしかし、より詳細なブロック図（第２図）に示
される如く、分離された除算クロックを用いる。
第２図に見られる如く、乗算器２２は第１ステージ２６
．第２ステージ２８及び第３ステージ３０の３つのステ
ージでパイプライン構成されている。更に２つのパイプ
ラインレジスタ３２及び３４がある。各乗算演算は連続
してこれらのステージ及びレジスタを通過する。
第１ステージはソース例外、つまり非標準化数及び無効
演算を検出する前端回路を内蔵し、浮動小数点数の指数
を加算するための加算器も内蔵している。もし第１ステ
ージにおいてソース例外あるいは無効′ｅｉ算が発見さ
れると、浮動小数点除外出力ピン３６（ＦＲＥＸ−）が
働いてシステムの他の部分へ例外を表示する。
第２ステージは、浮動小数点数の整数または小数を乗算
するだめの固定小数点ハーフアレイ　（５４×２７）乗
算器を内蔵している。単精度及び混合精度の浮動小数点
乗算はアレイを１回で通過するが、倍精度浮動小数点及
び整数乗算は２回の通過を要する。第２ステージの演算
は第１ステージの演算の完了に続く完全なサイクルを１
回または２回必要とする。
第３ステージはＩＥＥＥ丸め回路及び結果例外回路を含
んでいる。第３ステージの演算は常に第２ステージの演
算の完了に続くサイクルの前半部で発生する。
乗算器は２つの入力ポートと１つの出力ボートとを有す
る。入力ポートのオペランドの選択は１ビットＭＡＩＮ
　（乗算器Ａ入力）及びＭＢＩＮ　（乗算器Ｂ入力）マ
ルチプレクサ制御によって制御され、それらはチップへ
の２つの入力となっっている０乗算器のオペランドのソ
ースは、Ｘレジスタ１６．Ｙレジスタ１４及びレジスタ
ファイル１２の八及びＢポートである。乗算器の第３ス
テージの出力はＤバス上に配置される。この出力は常に
レジスタファイル１２のＤポートを経由する。この出力
はまた記憶演算に際して、バイパスマルチプレクサ３８
を経由してＥボートへ前進させられる。ある演算におい
ては、出力はテンポラリラッチ４０．４２（ＴＯ，ＴＩ
）の１つまたは両方を経由することが可能である。これ
らは乗算−加算演算に用いられる。レジスタとレジスタ
との間で行われる演算においては、出力は乗算器または
ＡＬｔｌの入力へレジスタファイル１２をバイパスして
直接バイパスマルチプレクサ３日を通過して前進させら
れる。
乗算器は２種類の待ち時間モードに対応するように調節
される。待ち時間は乗算演算を終了するために要求され
るクロックサイクルの数である。
待ち時間モードは状態レジスタ４４内の乗算待ち時間モ
ードビットにより制御される。２つのモードを備える目
的は、使用者に単精度または倍精度の乗算のいずれにも
好適にするためである。モートビ、トの値を変化させる
ことによって、２つの待ち時間モードを切換えることが
できる。
２サイクル待ち時間モードにおいては、第２ステージの
演算は１サイクルを要するが、各バスはアレイをほぼ半
サイクルまたはそれ以下で通過して現れる。３サイクル
待ち時間モードでは、各バスは完全なサイクルが与えら
れ、このため第２ステージの演算は２つの完全なサイク
ルを要する。
しかし、ｌサイクル当たりただ１回のアレイ通過で済む
ので、サイクル自身はより短くて済む。
第３図は乗算器の待ち時間モードの変化を可能にする回
路を示している。乗算器アレイの入出力におけるパイプ
ラインレジスタ３２及び３４が示されている。ハーフア
レイ自体はブロック６０として示されている。ハーフア
レイへの入力はマルチプレクサ６２により与えられラフ
チロ４はアレイ６０の出力とパイプラインレジスタ３４
との間に設けられている。クロック生成回路６６はパイ
プラインレジスタ３２及び３４及びラフチロ４に対して
クロック信号を与える。アレイ６０の出力から与えられ
る２つのデータバス、即ち第１のデータバス６８はラッ
チ６４へ、第２のデータバス７０は直接パイプラインレ
ジスタ３４へ与えられる。ライン７３上の待ち時間モー
ド制御ビットはクロック信号を制御する。３サイクル待
ち時間モードでは、・ラッチ６４へのクロック信号は各
々の主クロツク信号に与えられる。２サイクル待ち時間
モードでは、ラッチ６４はアレイを通過する２パスが１
サイクルで完了するように、各半サイクルに刻時されて
いる。クロックＣＭＩＣＩＪ　＋ＣＭ２ＣＬＫ十及びＣ
Ｍ３ＣＬＫ＋のタイミングの関係を示すタイミング図は
第９図に示されている。
第５図は２サイクル待ち時間モードのタイミング図、第
６図は３サイクル待ち時間モードのタイミング閏である
。第７図に見られる如く、２整数または倍精度浮動小数
点乗算命令はステージ２でオーバラップを起こすかも知
れないので３サイクル待ち時間モードで相互に追従でき
ない。
第９Ａ、　９Ｂ及び９Ｃ図は２サイクルモード、３サイ
クルモード（倍精度に追従する倍精度）及び３サイクル
モード（単精度に追従される倍精度）のためのクロック
タイミングを示す。第９八図に見られる如く、クロック
は２サイクルモードと同様である。ＣＭ２ＣＬＫ信号は
、レジスタにおけるようなエツジトリガで、はなくレベ
ルトリガされたラッチに与えられている。従って、ラッ
チの内容に対する変化はクロックサイクルの後半までロ
ックアウトされ、クロックの単サイクルの間に２つのパ
スがアレイを通過可能になる。
第９Ｂ図を参照すると、時刻６１において命令がスター
トしく第１ステージ）、レジスタ３２は時刻６３におい
てＣＭＩＣＬＫの立上がりエツジでデータを受は取る。
一方、ＣＭ２ＣＬに信号は時刻６５ではハイレベルなの
で、第１のパスはアレイを通過させられ、次いでＣＭ２
ＣＬＫはローレベルになり、第２パスをハーフアレイに
通過させるためにラッチ内のデータのそれ以上の変化を
防ぐ。ハーフアレイがデータを再度受入れられるように
なる時刻６７において起こる次の立上がりエツジまでの
期間中はＣＭＩＣＬＫの立上がりエツジは無い。この時
間の中途に、レジスタ３４の出力は無意味になるが、こ
れはレジスタファイルには送られないので問題ではない
。
第９Ｃ図は、ＣＭＩＣＬに信号及びＣＭ２ＣＬＫ信号が
期間６９の間に第９Ｂ図のモードから期間７１の間に第
９Ａ図のモードへ変化する単精度乗算に追従される倍精
度乗算を示している。
第３図のクロック生成回路６６は第９Ａ図から第９Ｃ図
の波形を生成し、任意の回数実行される。入力は、待ち
時間モードピッ）７３．ＣＬ）［信号及び倍精度乗数で
あるか単精度倍数であるかを回路に告げる６４ビツトの
整数乗算セレクト信号７５である。
第２図に戻り、除算／平方根ユニット２４は分離された
除算クロック　（ＤＩＶＣＬＫ　＋　）４６が与えられ
ている。残りの回路はクロック信号４８（ＣＬＫ＋）を
受取る。除算／平方根ユニット２４の出入力におけるこ
れら２つの信号の同期は第４図に更に詳しく示されてい
る。
第４図に見られる如く、クロック信号４８は除算スター
ト信号５２に沿ってへＮＤゲート５０に与えられる。結
果は除算クロック信号４６により刻時されているレジス
タ５４へ与えられる。回路はクロックがハイレベルであ
る間（主クロンクサイクルの前半期間中）除算スタート
信号は安定になると見なす。
レジスタ５４の出力はコントロール信号を新データの入
力に伴って除算／平方根（［ｌＩＶ／ＳＱＩ？Ｔ）演算
を行うよう除算／平方ユニット２４へ送る。データの出
力は除算クロック４６により刻時されているラッチ５６
への除算ストップ信号により制御される。ラッチ５６の
出力はクロック信号４８により刻時されているレジスタ
５Ｂへ与えられる。この回路群の実際の実行は１本発明
に無関係の他の論理要素を含んでいるがそれについては
図示していない。しかし第４図に論理同期機能を示して
おく。
乗算器のオペランドを選択する同様の２つのマルチプレ
クサ７２．７４は同時に除算／平方根（ＤＳＲ＞ユニッ
ト用のオペランドも選択する。ＤＳＲはまた乗算器のソ
ース例外回路も共有する。。
ＤＳＲの分離クロック入力ＤＩＶＣＬＫは、主クロック
（ＣＬに）の同数（ＬＸ）、または倍数（２Ｘ　）　、
または任意の整数倍の周波数を演算することができる。
除算演算はＤＩＶＣＬＫサイクル当たり結果小数の２ビ
ツトのレートで実行される。平方根演算（ＳＱＲＴ）は
ＤＩＶＣＬＫサイクル当たり結果小数の１ビツトのレー
トで実行される。
２　ＸＤＩＶＣＬＫの場合についてＤＳＲ演算中のイベ
ントの順序を考えて見る。第８Ａ図から第８Ｄ図を参照
する。３２及び６４ビツト除算及び３２及び６４ビツト
平方根演算のタイミングはそれぞれ第８Ａ図から第８Ｄ
図に示されている。［ｌＳＲ演算（除算／平方根）はサ
イクル１の立上がりエツジ上に刻時される。このサイク
ルの最初の半分においてオペランド（単数または複数）
はレジスタファイルから続出され、このサイクルの次の
半分でそれらはＤＳＲユニットにラッチされる。実際の
ＤＳＲループはサイクル２の立上がりエツジにおいてス
タートする。ループがＤＳＲユニット内で完了した後、
その結果は乗算器のステージ１ヘロードされ、乗算器は
空になる。
ループが完了した際に乗算器が空になることを保証しま
たＤＳＲＳＲ結果延なく乗算器を経由してアンロードす
るためにＮｏｒ’（？′Ａ算なし）がサイクル９に挿入
され得る。もしアンロード演算がサイクルＮの最初の半
分で始まった場合は、結果はサイクルＮ＋２の後半分の
間にレジスタファイルに書込まれ、従ってアンロード演
算全体は３サイクルを要する。−旦アンロードが始まる
と、実質的に任意の他の２サイクル待ち時間の乗算演算
が行われているように「見えるＪ、もしループが終了し
アンロードが始まった際に乗算器が他の演算で占領され
ている場合は、ＤＳＲユニットは乗算器が使用可能にな
るまで待機する。、　ＤＳＲＳＲ結果除算／平方根ユニ
ットがその／ｉｉ算を完了した後、乗算器の最初の「空
Ｊタイミングスロットの乗算器にアンロードされる。Ｄ
ＳＲ演算の結果は、演算を始めさせた命令によって与え
られたアドレスのレジスタファイルに格納される。
一旦ＤＳＩ？演算が始められると、乗算器は他の演算の
ために使用し得る。しかし、乗算器の演算はＮＯＰを含
んでいる命令以外は、ＤＳＲ命令がクロックインを始め
た後にいくつかのサイクルが経過してから始められる。
勿論、ＮＯＰを含むサイクルでもＡＬＵだけの演算に使
用することは可能である。
ＤＳＲ演算がサイクルｌで始められると、状態レジスタ
内のＤＳＲＴＮＩ’（ＤＳＲ演算進行中）と称される特
殊ビットＳＲ６がサイクル３でセットされる。それはＩ
）ＳＲ結果がレジスタ内に書込まれる次のサイクルで自
動的にクリアされる。　［１ＩＶ３２（第８Ａ図）を例
として使用すると、サイクル３の立上がりエツジでクロ
ックインされた格納状態命令はＤＳＲＩＮＦ＝　１を「
見る」であろうし、サイクル１１でクロックインされた
格納状態命令はＤＳＲＩＮＦ−０、つまり進行中のＤＳ
Ｒ演算が無いことを示す。
説明された演算のためのレジスタからレジスタヘノ待ち
時間（２ｘ　ＤＩＶＣＬＫ）は；単精度除算　　　ＣＬ
Ｋ　１０サイクル倍精度除算　　　ＣＬＫ　１７サイク
ル単精度平方根　　ＣＬＫ　１６サイクル倍精度平方根
　　ＣＬＫ　３０サイクルである。
待ち時間カウントは、ＤＳＲ命令からオペランドとして
ＤＳＲ演算の結果を使う第１命令までである。
たとえばＤＩＶ３２命令の場合では、結果はサイクル１
１の第２の半分においてレジスタファイルに書込まれる
。しかし、この結果を用いる命令はレジスタファイルバ
イパスを用いてサイクル１１の立上がりエツジにおいて
クロックインされ得る。その命令はＣ１ｌ　として第８
Ａ図上に表示されている。それは他のＤＳＲ演算をも含
めて任意の命令であっても良い。従って、この場合に待
ら時間はサイクル１の立上がりエツジからサイクル１１
の立上がりエツジまでの１０サイクルである。この論法
は同様に他の場合にも適用できる。
もし２つのＤＳＲが互いに連続して追従すれば、第２の
演算は第１の演算が乗算器のステージ３へ伝えられ、任
意の潜在的な結果例外が発生された後にだけコードボー
ト上にクロックインされる。
例えば、もし２つの単精度除算が連続的に行われ、最初
の単精度除算がサイクル１で始められ第２の単精度除算
がサイクル１１で始められたとする。第８Ａ図を参照す
る。
ＣＬＫサイクルの数に関する公式で除算を完了するには
次のような数を必要とする。
単精度除算：　　　［１４／Ｎｌ　＋３倍精度除算：［
２Ｂ／Ｎ］＋３ 単精度平方根：　　［２５／Ｎ］　＋３倍精度平方ｌ：
　　［５４／Ｎ］＋３ ここで、Ｎ＝１．２．　３・・・ ＣＬＫ朋間＝Ｎ　Ｘ　（［１ＩＶＣＬＫ　！ｖ＋間）明
らかに、除算演算は乗算器に関して同期しているため除
算クロックは最小除算クロックが維持されている限り、
システムクロックの任意の倍数に相当する整数倍数であ
る。従って、より長いシステムクロックサイクルが要求
される場合、より少ない数のシステムクロックサイクル
が除算演算に要求されるであろう。
除算クロック周波数が主クロツク周波数の８倍の時（第
１０Ｂ図）のＤｓＩ？タイミングの例が第１０Ａ図に示
されている。６４ビツトの除算及び３２ビツトの平方根
演算のためにはループは４サイクルであり、６４ビツト
の平方根演算のためにはループは７サイクルである。さ
もなければ、タイミングは第１（ＩＡ図に示されている
通りである。除算クロックがクロック周波数の８倍であ
る場合の待ち時間は３２ビツト除算　−ＣＬＫ　５サイ
クル６４ビツト除算　＝ＣＬＫ　７サイクル３２ビツト
平方根＝ＣＬＫ　７サイクル６４ビツト平方根＝ＣＬＫ
　１０サイクル技術のこれらの具体例により理解される
如く本発明はその精神または実質的特徴から離れること
なく他の頓偵の形態に具体化することができる。
例えば異なった同期回路は除算クロックのシステムクロ
ックへの同期化に用いることができるであろう。従って
本発明の好ましい具体例の開示は実例によるように配慮
したが特許請求の範囲に述べて明らかにする発明の範囲
を限定するものではない。
【図面の簡単な説明】
第１図は本発明を用いた浮動小数点のデータバスのブロ
ック図である。 第２図は本発明を示す第１図の更に詳細な具体例のブロ
ック図である。 第３図は乗算器アレイのフィードバックのブロック図で
ある。 第４図は除算クロックのための同期回路のブロック図で
ある。 第５図は乗算器用の２サイクル待ち時間モードのタイミ
ング図である。 第６図は乗算器用の３サイクル待ち時間モードのタイミ
ング図である。 第７図はなぜ２整数または倍精度浮動小数点乗算命令が
３サイクル待ち時間モードと相互に追従できないかを示
すブロック図である。 第８Ａ図から第８Ｄ図は除算／平方根ユニットのタイミ
ング図である。 第９Ａ図から第９Ｃ図は除算／平方根ユニ７）のタイミ
ング図である。 第１０八図及び第１０Ｂ図は除算クロック周′＄Ｌ数が
８×主クロック周波数である除算／平方根ユニットのタ
イミング図である。

Claims (1)

  1. 【特許請求の範囲】 １、乗算器、算術論理ユニット及び基本サイクルクロッ
    クを供給する手段を有し、前記乗算器は入力レジスタを
    含む第１ステージと、前記入力レジスタと結合されたマ
    ルチプレクサ及び該マルチプレクサと結合された乗算器
    アレイを含む第２ステージと、前記乗算器アレイと結合
    された出力レジスタまたはラッチを含む第３ステージと
    を有する回路において、前記乗算器アレイと前記出力レ
    ジスタとの間に結合されたラッチと、 該ラッチの出力を前記マルチプレクサの入力に結合する
    第１データバスと、 前記乗算器アレイを前記出力レジスタに直接結合する第
    ２データバスと、 基本サイクルクロックを供給する前記手段と結合され、
    前記基本サイクルクロックまたは前記基本サイクルクロ
    ックの一部分を前記ラッチのクロック入力へ選択的に供
    給する手段と を備えたことを特徴とする回路。 ２、乗算器ユニットと、除算及び平方根ユニットとを有
    し、前記両ユニットはオペランドを選択するためのマル
    チプレクサ回路に結合され、前記乗算器はクロック回路
    からシステムクロック信号を受取るべくなした回路にお
    いて、 前記クロック回路に結合され、前記システムクロック信
    号の周波数の整数倍の周波数を有する除算クロック信号
    を前記除算及び平方根ユニットに与える手段と、 前記除算及び平方根ユニットのデータ入力を前記システ
    ムクロック信号及び前記除算クロック信号と同期させる
    手段と、 前記除算及び平方根ユニットのデータ出力を前記システ
    ムクロック信号及び前記除算クロック信号と同期させる
    手段と を備えたことを特徴とする回路。 ３、除算又は平方根演算を開始させる除算開始信号を生
    成する手段を更に備え、前記データ入力を同期させる手
    段が前記システムクロック信号及び前記除算開始信号を
    受取るように結合されたＡＮＤゲートと、該ＡＮＤゲー
    トの出力を受取るように結合されると共に前記除算クロ
    ック信号を受取るように結合されたクロック入力を有す
    るレジスタ又はラッチとを備えた請求項２に記載の回路
    。 ４、前記除算及び平方根ユニットは除算又は平方根演算
    の終了を示す除算停止信号を生成する手段を含み、前記
    データ出力を同期させる手段が、入力として前記除算停
    止信号を受取ると共に前記除算クロック信号を受取るよ
    うに結合されたクロック入力を有する第１レジスタまた
    はラッチと、該第１レジスタまたはラッチの出力を受取
    るように結合された入力を有すると共に前記システムク
    ロック信号を受取るように結合されたクロック入力を有
    する第２レジスタまたはラッチとを備えた請求項２に記
    載の回路。 ５、乗算器、算術論理回路、除算及び平方根ユニット及
    び基本サイクルクロックを供給する手段を有し、前記乗
    算器は入力レジスタを含む第１ステージと、前記入力レ
    ジスタと結合されたマルチプレクサ及び該マルチプレク
    サと結合された乗算器アレイを含む第２ステージと、前
    記乗算器アレイと結合された出力レジスタまたはラッチ
    を含む第３ステージとを有する回路において、 前記乗算器アレイと前記出力レジスタとの間に結合され
    たラッチと、 該ラッチの出力を前記マルチプレクサの入力に結合する
    第１データバスと、 前記乗算器アレイを前記出力レジスタに直接結合する第
    ２データバスと、 基本サイクルクロックを供給する前記手段と結合され、
    前記基本サイクルクロックまたは前記基本サイクルクロ
    ックの一部分を前記ラッチのクロック入力へ選択的に供
    給する手段と、 前記基本サイクルクロックを受取るように結合され、前
    記基本サイクルクロックの周波数の整数倍の周波数を有
    する除算クロックを前記除算及び平方根ユニットに与え
    る手段と、前記除算及び平方根ユニットのデータ入力を
    前記基本サイクルクロック及び前記除算クロックと同期
    させる手段と、 前記除算及び平方根ユニットのデータ出力を前記サイク
    ルクロック及び前記除算クロックと同期させる手段と を備えたことを特徴とする回路。 ６、入力レジスタを含む第１ステージと、前記入力レジ
    スタと結合されたマルチプレクサ及び該マルチプレクサ
    と結合された乗算器アレイを含む第２ステージと、前記
    乗算器アレイと結合された出力レジスタまたはラッチを
    含む第３ステージとを有する乗算器回路の待ち時間モー
    ドを調整する方法において、 前記乗算器アレイと前記出力レジスタとの間にラッチを
    備えるステップと、 前記ラッチの出力を前記マルチプレクサの入力に結合す
    る第１データバスを備えるステップと、 前記乗算器アレイを前記出力レジスタに直接結合する第
    ２データバスを備えるステップと、 基本サイクルクロックの一つまたは前記基本サイクルク
    ロックの一部分を前記ラッチのクロック入力へ与えるス
    テップと を含むことを特徴とする乗算器回路の待ち時間モードを
    調整する方法。 ７、乗算器ユニットと、除算及び平方根ユニットを有し
    、前記両ユニットはオペランドを選択するためのマルチ
    プレクサ回路に結合され、前記乗算器はクロック回路か
    らシステムクロックを受取るべくなした回路に可変除算
    クロックを供給する方法において、 前記システムクロックの周波数の整数倍の周波数を有す
    る除算クロック信号を前記除算及び平方根ユニットに与
    えるステップと、 前記除算／平方根ユニットのデータ入力を前記システム
    クロック及び前記除算クロックと同期させるステップと
    、 前記除算／平方根ユニットのデータ出力を前記システム
    クロック及び前記除算クロックと同期させるステップと を含むことを特徴とする方法。
JP1063394A 1988-03-14 1989-03-14 構成可能な数の乗算器サイクル及び可変除算サイクル比を有する浮動小数点回路 Pending JPH0214318A (ja)

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