JPH0214205Y2 - - Google Patents

Description

【考案の詳細な説明】 この考案は、半導体基体内に内蔵された半導体
抵抗素子（以下、「抵抗素子」と略称する）の高
電圧における破壊耐量を高めた半導体装置に関す
るものである。

第１図は抵抗素子を内蔵した従来の半導体装置
のこの考案に関連のある要部の断面図、第２図は
第１図に示す要部の寄生トランジスタをも含めた
等価回路図である。第１図および第２図におい
て、１はＮ形低抵抗半導体基板、２は第１のＮ形
高抵抗半導体層（以下、「半導体層」を単に「層」
と略称する）、３は埋込Ｐ形層、４は第２のＮ形
高抵抗層、５はウオール状Ｐ形層、４ａは第２の
Ｎ形高抵抗層４の埋込Ｐ形層３とウオール状Ｐ形
層５とにより島状に分離された分離領域、６，７
はＮ形オーミツクコンタクト層、８は絶縁膜、１
０，２０，３０および４０はそれぞれＮ形オーミ
ツクコンタクト層６，７、ウオール状Ｐ形層５お
よびＮ形低抵抗半導体基板１に接着した電極、抵
抗の電気回路用図記号をもつて表示した５０は第
２のＮ形高抵抗層４の埋込Ｐ形層３およびウオー
ル状Ｐ形層５によつて囲まれた分離領域４ａに形
成された抵抗素子、６０，７０は寄生的に形成さ
れた寄生トランジスタである。ここで、電極３０
は接地電位にされている。

次に、従来装置の製造方法の一例について簡単
に説明する。

まず、Ｎ形低抵抗半導体基板１にエピタキシヤ
ル成長により第１のＮ形高抵抗層２を形成する。
そして埋込Ｐ形層３を拡散形成し、しかる後、第
１のＮ形高抵抗層２および埋込Ｐ形層３の上面全
面に第１のＮ形高抵抗層２と同一比抵抗の第２の
Ｎ形高抵抗層４をエピタキシヤル成長させる。次
にウオール状Ｐ形層５を拡散形成して第２のＮ形
高抵抗層４に島状の分離領域４ａを形成する。そ
れから、Ｎ形オーミツクコンタクト層６，７を拡
散形成し、最後に、絶縁膜８を介して各電極１
０，２０，３０，４０を蒸着法等により形成す
る。

上記のような従来装置は、抵抗素子５０の電極
１０，２０のどちらか一方の電極が高電位側に、
他方の電極が低電位側に接続されて用いられる。
いま仮に、電極１０を高電位側に、電極２０を低
電位側に接続し、抵抗素子５０と接地電位にある
電極３０との分離耐圧が300Vであるとすると、
電極４０の電位が接地電位近くまで低くなつた場
合の電極１０と電極４０との分離耐圧特性は、第
３図に示すように、300V付近でブレークダウン
し、数十mAのブレークオーバー電流が流れ、急
に耐圧が数十Ｖまで低下してしまい、一種のスイ
ツチング特性を示す。従つて、実際の使用上にお
いて、電源ライン等から高いサージ電圧が印加さ
れた場合、第３図に示す特性により電極１０と電
極４０との間がスイツチング動作を起こし、分離
耐圧が低下し、過大電流が流れ電極１０と電極４
０との間が破壊されてしまうという欠点があつ
た。

この原因は、高電位側の電極１０と接地電位に
ある電極３０との漏れ電流〔寄生トランジスタ６
０のベース電流に相当〕の方が、低電位側の電極
２０と接地電位にある電極３０との漏れ電流〔寄
生トランジスタ７０のベース電流に相当〕よりも
大きいので、高電位側の電極１０の真下に形成さ
れた寄生トランジスタ６０の方がトランジスタ動
作を起こしやすく、かつ、トランジスタ動作を起
こした後、電流を制限する部分がないために、過
大電流が流れてしまうからである。

この考案は、上記のような従来装置の欠点を除
去するためになされたものであり、半導体基体内
に形成された抵抗素子に外部から高いサージ電圧
が供給された場合にも、サージ電圧による電流が
この抵抗素子を通つて流れるようにすることによ
つて、サージ電圧に対する破壊耐量の高い半導体
装置を提供することを目的としたものである。

以下、実施例に基づいてこの考案を説明する。

第４図および第５図はそれぞれこの考案による
半導体装置の一実施例のこの考案に関連のある要
部の断面図ならびに寄生トランジスタおよび寄生
アバランシエダイオードをも含めた等価回路図で
ある。第４図および第５図において、第１図およ
び第２図と同一符号は第１図および第２図におい
て示したものと同様のものを表わしている。９は
第２のＮ形高抵抗層４の抵抗素子５０が形成され
ている島状の分離領域４ａの低電位側の部分と埋
込Ｐ形層３の境界部に形成された埋込Ｎ形低抵抗
層、８０は埋込Ｎ形低抵抗層９と埋込Ｐ形層３と
により形成された寄生アバランシエダイオードで
ある。ここで、電極３０は、従来装置の場合と同
様に、接地電位にされている。

次に、上記の実施例装置の製造方法の一例につ
いて簡単に説明する。

まず、Ｎ形低抵抗半導体基板１にエピタキシヤ
ル成長により第１のＮ形高抵抗層２を形成する。
そして、埋込Ｐ形層３および埋込Ｎ形低抵抗層９
を順次に拡散形成する。しかる後、第１のＮ形高
抵抗層２、埋込Ｐ形層３および埋込Ｎ形低抵抗層
９の上面全面に第１のＮ形高抵抗層２と同一比抵
抗の第２のＮ形高抵抗層４をエピタキシヤル成長
させる。次に、ウオール状Ｐ形層５を拡散形成し
て第２のＮ形高抵抗層４に島状の分離領域４ａを
形成する。それから、Ｎ形オーミツクコンタクト
層６，７を拡散形成し、最後に、絶縁膜８を介し
て各電極１０，２０，３０，４０を蒸着法等によ
り形成する。ここで、第２のＮ形高抵抗層４と埋
込Ｐ形層３との耐圧は300V、埋込Ｎ形低抵抗層
９と埋込Ｐ形層３との耐圧は100Vで、抵抗素子
５０の高電位側電極は電極１０である。

以上のような実施例の半導体装置においては、
電極４０の電位が接地電位近くまで低くなつた場
合の電極１０と電極４０との分離耐圧特性は第６
図に示すように、100V付近でブレークダウンし、
数十mAのブレークオーバ電流が流れ、耐圧が数
十Ｖまで低下するが、その後、抵抗素子５０によ
り電流が制限されながら、300Vまで耐圧を維持
する。従つて、実際の使用上において、電源ライ
ン等から高いサージ電圧が印加された場合、第６
図に示す特性により電極１０と電極４０との間に
は、抵抗素子５０が直列に挿入されるから、過大
電流が流れて破壊されるようなことはない。

これは、抵抗素子５０の低電位側に埋込まれた
埋込Ｎ形低抵抗層９により埋込Ｐ形層３との間で
寄生アバランシエダイオード８０が形成されてお
り、この寄生アバランシエダイオード８０のアバ
ランシエ耐圧が100Vであるため、高電位側の寄
生トランジスタ６０よりも低電位側の寄生トラン
ジスタ７０の方がトランジスタ動作を起こしやす
くなり、その結果、高電位の電極１０との間に直
列に抵抗素子５０が挿入された形となるので、過
大電流の流れるのを防ぐことができるためであ
る。

以上説明したように、この考案によれば、外部
要因によるサージ電圧に対し高い破壊耐量を有す
る半導体装置を得ることができるので、高いサー
ジ電圧の印加される場合に、その効果が大きいも
のである。

【図面の簡単な説明】

第１図は従来装置の一例の断面図、第２図は第
１図に示す従来装置の等価回路図、第３図は従来
装置における分離耐圧特性図、第４図はこの考案
の一実施例の断面図、第５図は第４図に示す実施
例の等価回路図、第６図は実施例装置における分
離耐圧特性図である。 図において、１はＮ形低抵抗半導体基板、２は
第１のＮ形高抵抗層、３は埋込Ｐ形層（第１の半
導体領域）、４は第２のＮ形高抵抗層、４ａは第
２のＮ形高抵抗層４の島状に分離された分離領域
（第３の半導体領域）、５はウオール状Ｐ形層（第
２の半導体領域）、９は埋込Ｎ形低抵抗層（第４
の半導体領域）、５０は抵抗素子（半導体抵抗素
子）である。なお、図中同一符号はそれぞれ同一
または相当部分を示す。

Claims (1)

【実用新案登録請求の範囲】
1. 半導体基体の表面部において底面に接する第１
   導電形の第１の半導体領域と側面を取り囲むと共
   に上記第１の半導体領域に接する第１導電形の第
   ２の半導体領域とによつて島状に分離された第２
   導電形で高抵抗の第３の半導体領域、および上記
   第３の半導体領域内に形成された半導体抵抗素子
   を備えたものにおいて、上記第３の半導体領域の
   上記半導体抵抗素子の低電位側になる部分と上記
   第１の半導体領域との境界部に第２導電形で低抵
   抗の第４の半導体領域を埋め込んだことを特徴と
   する半導体装置。