JPH02141970A - 光ディスクの信号復調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は光ディスクの信号復調回路に関する。

光デイスク装置は、円形の媒体（ディスク）を定速で回
転させながら該ディスクに書込まれている情報を光学的
に検出して再生する装置である。

書込むことのできる情報量が大きいということと、非接
触で情報を読出すようになっているため、機械的寿命が
長いという特徴をもっていることから近年広く普及しつ
つある。光デイスク装置としては、通常は読出し専用の
タイプが用いられいたが、最近情報の書込みもできるタ
イプのものが実用化され、脚光をあびてきている。

［従来の技術］ 光ディスクに情報を書込む場合には、データに何らかの
変調を施して変調信号として書き込む。

従って、書き込まれたデータを再生する場合には、変調
に応じた復調を行う必要がある。第７図は変調方式の１
つの位相変調方式の説明図である。１つのビットセルに
対して前半がパルス列のものを“０”、後半がパルス列
のものを“１“と定義している。従って、位相変調され
たデータを復調するためには、ビットセルの切れ目を知
る必要がある。

第８図は標準化された光ディスクのＰＥＰのフォーマッ
トを示す図である。ここで、ＰＥＰとは光ディスクから
の読出し信号を“０”と“１”に２値化したものである
。１トラツクは第８図に示すように３セクタに分かれて
おり、データ（ＤＡＴＡ）とデータとの間にはギャップ
（ＧＡＰ）が設けられている。１データはここでは１７
７ビツトよりなり、１７７ビツトの内分けはプリアンプ
ル（ＰＲＥＡＭＢＬＥ）ビット、シンク（Ｓ　ＹＮＣ−
同期）ビット及びセクタアドレス、データ及びチエツク
用のＣＲＣビットよりなっている。前述したように１つ
のセクタの先頭にはプリアンプル領域とシンク領域があ
る。　以上のことよりＰＬＬ（フェーズロックループ）
を用いればデータの復調ができることが予想される。そ
れは、ビットセル中のパルス列を１つのパルスに変換し
、プリアンプル部でＰＬＬをロックし、シンクで同期化
することにより、ビットセルの区切り目に同期化した信
号を得ることができることを示している。

［発明が解決しようとする課題］ 前記したＰＬＬによる同期信号を用いればＰＥＰデータ
の復調が可能となる。しかしながらＰＬＬを用いると周
波数帯域の調整が必要となり、しかもアナログ処理が必
要となる等の不具合がある。

本発明はこのような課題に鑑みてなされたものであって
、その目的はＰＬＬを必要とせずに信号の復調ができる
光ディスクの信号復調回路実現することにある。

［課題を解決するための手段］ 前記した課題を解決する本発明は、ＰＥＰ信号のビット
セル中のパルス列を１つのパルスに整形する入力処理回
路と、この入力処理された信号のパルス間隔を基準クロ
ックでカウントすることによりデータ間のギャップを検
出するギャップ検出回路と、該ギャップ検出回路の出力
で動作状態となり、前記入力処理回路出力をカウントす
ることにより同期のタイミングを検出する同期検出回路
と、該同期検出回路出力により動作状態となり、基準ク
ロックをカウントすることによりビットセルの区切れ目
を検出するウィンド信号を検出するウィンド回路と、該
ウィンド回路出力を用いてＰＥＰデータを復調する復調
回路と、１セクタのデータをカウントするカウンタと、
基準クロックを分周して前記ギャップ検出回路とウィン
ド回路に与える分周回路とにより構成されたことを特徴
としている。

［作用］ 基準クロックを利用してデータ間ギャップとビットセル
の区切り目を検出するようにする。これによりＰＬＬを
必要とせずに信号の復調が可能となる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例を示す構成ブロック図である
。図において、１はＰＥＰ信号のビットセル中のパルス
列を１つのパルスに整形する入力処理回路、２はこの入
力処理された信号（以下ＰＥＰ　　ＤＡＴＡと略す）の
パルス間隔を基準クロックでカウントすることによりデ
ータ間のギャップを検出するギャップ検出回路である。

ＰＥＰＤＡＴＡはこの他にも同期検出回路３及び復調回
路５にも接続されている。入力処理回路１としては、例
えば図に示すような１シヨツトマルチバイブレータが用
いられ、ギャップ検出回路２としては、例えば図に示す
ようなカウンタ２ａが用いられる。カウンタ２ａは、分
周回路７で得られた１／２５６クロツクをカウント用の
クロックとして用いている。そして、ギャップ検出回路
２はＰＥＰ　　ＤＡＴＡのパルス間隔をカウントし、第
８図に示すようなデータ間のギャップを検出してギャッ
プであることを示す信号ＧＡＰ　　ＦＬＡＧをカウンタ
２ａのＲＣＯ（リップルカウントアウト）出力から出力
する。ＧＡＰ　　ＦＬＡＧは制御回路８に入る。

３はギャップ検出回路２の出力で動作状態となリ、前記
入力処理回路１出力ＰＥＰ　　ＤＡＴＡをカウントする
ことにより同期のタイミングを検出する同期検出回路で
ある。該同期検出回路３は、ＰＥＰ　　ＤＡＴＡの反転
信号をクロックとして受けるカウンタ３ａ、該カウンタ
３ａのＲＣＯの反転出力をクロックとして受けるＤタイ
プのフリップフロップ３ｂ、該フリップフロップ３ｂの
Ｑ出力をＤ入力に受けるフリップフロップ３Ｃ及びフリ
ップフロップ３ｂのＱ出力とＲＣＯの反転出力を受ける
ナントゲート３ｄより構成されている。

フリップフロップ３ｃのクロックとしてはＰＥＰＤＡＴ
Ａが用いられる。ナントゲート３ｄからはＨＬＯＡＤ信
号が出力されてウィンド回路４に入り、フリップフロッ
プ３ＣのＱからは５ＹＮＣ（同期）信号が出力されてウ
ィンド回路４に入っている。同期検出回路３はリセット
信号ＲＥＳＥＴでリセットされた後、ＰＥＰ　　ＤＡＴ
Ａ即ちプリアンプル（第８図参照）をカウントし、シン
ク（ＳＹＮＣ第８図参照）を検出する。そして、５ＹＮ
Ｃ検出直前にＨＬＯＡＤを出力し、同期検出と同時に５
ＹＮＣを検出する。ＨＬＯＡＤ、５ＹＮＣは共にウィン
ド（ＷＩＮＤＯＷ）回路４に接続され、前者はウィンド
回路内のカウンタのロード信号に、後者はイネーブル信
号となる。

４は同期検出回路３出力ＨＬＯＡＤ、５ＹＮＣにより動
作状態となり、分周回路７からの１／８クロツクを基準
クロックとし、この基準クロックをカウントすることに
よりビットセルの区切れ目を検出するウィンド信号ＷＩ
ＮＤを出力するウィンド回路である。ＷＩＮＤ信号は、
ビットセルとほぼ同じ周期であり、５ＹＮＣに同期して
作られる。該ウィンド回路４は、基準クロックをカウン
トするカウンタ４ａ、該カウンタ４ａのＲＣＯ出力をク
ロックとして、前記同期検出回路３からのシンク（ＳＹ
ＮＣ）信号を０入力として受けるフリップフロップ４ｂ
、該フリップフロップ４ｂのＱ出力と前記カウンタ４ａ
のＲＣＯ出力とのナンドをとるナントゲート４ｃ及び該
ナントゲート４Ｃの出力をクロックとして受けるフリッ
プフロップ４ｄより構成されている。ブリップフロップ
４ｄのＱ出力は１６０進カウンタ６のクロックとして用
いられ、またＰＥＰ　　ＤＡＴＡのラッチクロックＰＥ
Ｐ　　ＣＬＫとしても用いられる。フリップフロップ４
ｄのＱからウィンド出力信号ＷＩＮＤが出力されている
。このＷＩＮＤ信号を反転させた信号は復調データのラ
ッチクロックＰＥＰＣＬＫとして用いられる。

５は該ウィンド回路４出力ＷＩＮＤを用いてＰＥＰデー
タを復調する復調回路である。該復調回路５はＰＥＰ　
　ＤＡＴＡの反転信号をクロックとして受けるＤタイプ
のフリップフロップ５ａ、ＰＥＰ　　ＤＡＴＡをクロッ
クとして受けるフリップフロップ５ｂ及びフリップフロ
ップ５ｂのＱ出力をセット信号、フリップフロップ５ａ
のＱ出力をリセット（Ｒ）信号として受けるＲＳフリッ
プフロップ５Ｃより構成されている。復調回路５ではＷ
ＩＮＤ信号を用いてＰＥＰ　　ＤＡＴＡにウィンドをか
け、そのウィンド中でＰＥＰ　　ＤＡＴＡが立ち下がる
か立ち上がるかで“０°か“１”かを判定し、ＰＥＰ復
調データＰＥＰ　　ＥＮＣとしている。

６はウィンド回路４内のフリップフロップ４ｄのＱ出力
をクロックとして受ける１６０進力ウンタ回路である。

該カウンタ回路は１６０進カウンタ６ａより構成されて
いる。１６０進カウンタ６ａのＲＣＯ出力は制御回路８
に入っている。この１６０進力ウンタ回路６は、ＰＥＰ
　　ＤＡＴＡの１セクタ分（１６０ビツト）をカウント
し、１６０カウントしたら１セクタのデータの取り込み
を終了させる信号ＤＴＲＥＳＥＴを出力し、制御回路８
に与えている。７はクロック発生回路９の出力を受けて
分周する分周回路であり、例えば８ビツトカウンタ７ａ
より構成されている。該カウンタ７ａの１／８クロツク
は前述したようにカウンタ４ａのクロックとなり、１／
２５６クロツクはカウンタ２ａのクロックとなる。

８は制御信号ＰＥＰＭＯＤＥを受けて図に示す回路の制
御を行う制御回路である。該制御回路８は制御信号ＰＥ
ＰＭＯＤＥの反転信号を０入力に受けるフリップフロッ
プ８ａ及び該フリップフロツブ８ａのＱ出力を受ける３
入力のノアゲート８ｂより構成されている。ノアゲート
８ｂにはカウンタ２ａのＲＣＯ出力及び１６０進カウン
タ６ａのＲＣＯ出力が入っている。そして、ノアゲート
８ｂの出力はリセット信号ＲＥＳＥＴとなり、同期検出
回路３及び１６０進カウンタ６ａに入っている。制御回
路８はＰＥＰＭＯＤＥがアクチブになると、ＧＡＰ　　
ＦＬＡＧをトリガとしてフリップフロップ８ａの出力Ｑ
を′１“にする。その出力と、ＧＡＰ　　ＦＬＡＧ及び
１６０進カウンタ６の出力ＤＴＲＥＳＥＴのノアをとっ
た信号ＲＥＳＥＴは同期検出回路３，１６０進力ウンタ
回路６に接続されている。このように構成された回路の
動作を説明すれば、以下のとおりである。

入力処理回路１に第２図（イ）に示すようなＰＥＰ信号
が入ると、１シヨツトマルチバイブレーク１ａはビット
セル後段のパルスの最初の立ち上がりで立ち上がり、そ
の波形整形された出力ＰＥＰ　　ＤＡＴＡは第２図（ロ
）のようなものとなる。

このＰＥＰ　　ＤＡＴＡはギャップ検出回路２．同期検
出回路３及び復調回路５に入る。第３図はギャップ検出
回路の動作を示すタイミングチャートである。同図（イ
）に示すような形のＰＥＰ　　ＤＡＴＡが入ってきたも
のとする。１セクタは、第８図について説明したように
、プリアンプル部とシンク部とデータ部とにより構成さ
れている。従って、セクタ間のギャップ部の両端には必
ず、図に示すようにデータ部とプリアンプル部がくる。

カウンタ２ａは、ＰＥＰ　　ＤＡＴＡが１０＃レベルに
なった時のみ１／２５６クロツクのカウントを行い、′
１”レベルの時にはカウンタ２ａはリセットされる。第
３図（ロ）に示すように、ギャップ以外の部分ではカウ
ンタ２ａは１カウント或いは２カウントでリセットされ
てしまうが、ギャップ部分ではクロックのカウント動作
を続行する。

この結果、そのＲＣＯから第３図（ハ）に示すようなＧ
ＡＰ　　ＦＬＡＧが出力される。

同期検出回路３では、前記ＧＡＰ　　ＦＬＡＧによりカ
ウンタ３ａがリセットされる。第４図は同期検出回路３
の動作を示すタイミングチャートである。同図（イ）は
ＧＡＰ　　ＦＬＡＧである。リセットされた後、カウン
タ３ａは同図（ロ）に示すプリアンプル部のＰＥＰ　　
ＤＡＴＡのカウントを開始する。そして、カウント値が
１５になるとカウンタ３ａはＲＣＯパルスをフリップフ
ロップ３ｂに与え、該フリップフロップ３ｂのＱ出力と
カウンタ３ａのＲＣＯパルスを受けるナンドゲー）３ｄ
からは、第４図（ハ）に示すような１５個目のパルスの
立ち下がりに同期したＨＬＯＡＤ信号が出力される。同
図（ニ）はフリップフロップ３ｂのＱ出力である。一方
、フリップフロップ３Ｃからは、ＰＥＰ　　ＤＡＴＡの
０のパルスでフリップフロップ３ｂのＱ出力を５ＹＮＣ
ビツトの立ち上がりでラッチした同図（ホ）に示すよう
な５ＹＮＣ信号が得られる。

ウィンド回路４では、同期検出回路３より出力されるＨ
ＬＯＡＤ信号を受けて、４１進カウンタ４ａに約半分の
値をロードする。第５図はウィンド回路４の動作を示す
タイミングチャートである。

同図（へ）はＨＬＯＡＤ信号である。約半分の値をカウ
ンタ４ａにロードするのは同図（イ）に示すＰＥＰ　　
ＤＡＴＡと（ニ）に示すＷＩＮＤ信号の周期を１／４周
期ずらすためである。そして、ＰＥＰ　　ＤＡＴＡのほ
ぼ４倍の周波数でカウンタ４ａからＲＣＯパルスを出力
する。このＲＣＯパルスの先頭のパルスをナントゲート
４ｃで取り去り、このナントゲート４Ｃ出力をフリップ
フロップ４ｄにクロックとして与えてやることにより、
該フリップフロップ４ｄから（ニ）に示すようなＷＩＮ
Ｄ信号が作られる。

ウィンド回路４からのＷＩＮＤ信号は復調回路５に入る
。第６図は復調回路５の動作を示すタイミングチャート
である。同図の（イ）がＷＩＮＤ信号である。このＷＩ
ＮＤ信号が“０″レベルの時、フリップフロップ５ａ、
５ｂはリセットされる。そして、ＷＩＮＤ信号が“１“
レベルの時（ロ）に示すＰＥＰ　　ＤＡＴＡの立ち上が
りか立ち下がりかでどちらかのフリップフロップ５ａ。

５ｂがアクチブになる。第６図（ハ）はフリップフロッ
プ５ａのＱ出力、（ニ）はフリップフロッブ５ｂのＱ出
力である。ＰＥＰ　　ＤＡＴＡの立ち上がりでフリップ
フロップ５ｂがアクチブになり、ＰＥＰ　　ＤＡＴＡの
立ち下がりでフリップフロップ５ａがアクチブになって
いることがわかる。この２つの信号がそれぞれ、リセッ
ト、セット信号としてフリップフロップ５Ｃに入り、該
フリップフロップ５ｃのＱ出力から第６図（ホ）に示す
ような復調信号ＰＥＰ　　ＥＮＣが得られる。同図（へ
）は復調信号の読出しクロックＰＥＰ　　ＣＬＫである
。

［発明の効果］ 以上、詳細に説明したように本発明によれば、基準クロ
ックをカウントすることにより、ＰＬＬを用いることな
くデータ間ギャップとビットセルの区切り目を検出する
ようにする。これによりＰＬＬを必要とせずに信号の復
調が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成ブロック図、第２
図は入力処理回路の動作を示すタイミングチャート、第
３図はギャップ検出回路の動作を示すタイミングチャー
ト、第４図は同期検出回路の動作を示すタイミングチャ
ート、第５図はウィンド回路の動作を示すタイミングチ
ャート、第６図は復調回路の動作を示すタイミングチャ
ート、第７図は位相変調の説明図、第８図はＰＥＰのフ
ォーマットを示す図である。 １・・・入力処理回路　　２・・・ギャップ検出回路３
・・・同期検出回路　　４・・・ウィンド回路５・・・
復調回路　　　　６・・・１６０進カウンタ７・・・分
周回路　　　　８・・・制御回路９・・・クロック発生
回路 第７区 第８図

Claims (1)

【特許請求の範囲】
1. ＰＥＰ信号のビットセル中のパルス列を１つのパルスに
   整形する入力処理回路と、この入力処理された信号のパ
   ルス間隔を基準クロックでカウントすることによりデー
   タ間のギャップを検出するギャップ検出回路と、該ギャ
   ップ検出回路の出力で動作状態となり、前記入力処理回
   路出力をカウントすることにより同期のタイミングを検
   出する同期検出回路と、該同期検出回路出力により動作
   状態となり、基準クロックをカウントすることによりビ
   ットセルの区切れ目を検出するウインド信号を検出する
   ウィンド回路と、該ウィンド回路出力を用いてＰＥＰデ
   ータを復調する復調回路と、１セクタのデータをカウン
   トするカウンタと、基準クロックを分周して前記ギャッ
   プ検出回路とウィンド回路に与える分周回路とにより構
   成されてなる光ディスクの信号復調回路。