JPH02140851A - 大規模集積回路動作モード設定方法 - Google Patents

大規模集積回路動作モード設定方法

Info

Publication number
JPH02140851A
JPH02140851A JP63295558A JP29555888A JPH02140851A JP H02140851 A JPH02140851 A JP H02140851A JP 63295558 A JP63295558 A JP 63295558A JP 29555888 A JP29555888 A JP 29555888A JP H02140851 A JPH02140851 A JP H02140851A
Authority
JP
Japan
Prior art keywords
scale integrated
integrated circuit
mode setting
operating mode
operation mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63295558A
Other languages
English (en)
Inventor
Okihiko Katsuki
香月 興彦
Kazuaki Tsunoda
角田 一亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP63295558A priority Critical patent/JPH02140851A/ja
Publication of JPH02140851A publication Critical patent/JPH02140851A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Microcomputers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 大規模集積回路の動作モードを設定する際に使用される
大規模集積回路動作モード設定方法に関し、 大規模集積回路の動作モードの種類が増加してもこの大
規模集積回路を収容するパッケージの変更の可能性が殆
ど生じない様にすることを目的とし、動作モードを規定
する動作モード設定レジスタを備えた大規模集積回路と
コンピュータとの間をデータバスで接続し、該コンピュ
ータと該大規模集積回路とが設定された動作モードにて
該データバスを介してデータの送受を行うデータ処理シ
ステムであって、該動作モード設定レジスタに設定する
設定情報を格納する動作モード設定部をゲート回路を介
して該データバスが接続された該大規模集積回路の外部
端子に重複して接続し、該コンピュータと該大規模集積
回路がリセット信号により初期設定された後、所定時間
内に該ゲート回路及び動作モード設定レジスタをオン状
態にして、該動作モード設定部に格納された設定情報を
該ゲート回路、該接続された大規模集積回路の外部端子
を介して該大規模集積回路内の動作モード設定レジスタ
に転送する様に構成する。
〔産業上の利用分野〕
本発明は大規模集積回路の動作モードを設定する際に使
用される大規模集積回路動作モード設定方法に関するも
のである。
一般に、大規模集積回路(以下、 LSIと省略する)
の開発には大きな投資を必要とするために。
できるだけ汎用性ある様に多機能化する。この為、LS
Iの動作モードの種類が増大する程、 LSIを収容す
るパッケージの動作モード設定用の端子数が増える。
一方、パッケージに設けられている端子の総数はパッケ
ージの大きさによって2例えば179本。
約250本と決められているので動作モード設定用の端
子数が増えると他の用途に使用できる端子数が減少する
。そこで1例えば1タラス上の大きさのパッケージを使
用することになる。
さて、近年は装置の小型化の傾向にあるので。
スペースは限定され、その中に多機能のLSIを収容し
なければならない。そこで、大規模集積回路の動作モー
ドの種類が増加してもこの大規模集積回路を収容するパ
ッケージの変更の可能性が殆ど生じない様にすることが
必要である。
〔従来の技術〕
第4図は従来例のブロック図、第5図は第4図の動作説
明図を示す。ここで、第5図中の左側の符号■、■は第
4図中の同じ符号の部分の波形を示す。以下、8 MH
z、 16MHzのいずれのクロック周波数でも動作可
能なLSI 3を8MHzで動作する様、に動作設定す
るとして、第5図を参照して第4図の動作を説明する。
先ず、動作モード設定部2はn個の設定スイッチ21.
22・・で構成され、設定スイッチをオン/オフにする
ことにより2准将号の1.0に対応する5V、OVが送
出される様になっている。そこで、動作周波数を設定す
るスイッチを1例えばO側に倒して8MIIz動作を設
定する。
さて、電源をオンにするとコンピュータ(以下。
CPUと省略する)1およびLSI  3に第5図−■
に示す*リセット信号が入力してそれぞれを初期状態に
する。そして、*リセット信号オフの立上り点において
動作モード設定部2で設定した動作モト設定情報が設定
レジスタ31に書き込まれる。
そこで、このLSI内部に設けられた16MHz、  
8MHzのクロック発振器(図示せず)のうちの8MH
zクロック発振器の出力が各部に供給され、LSI3は
8 MHzで動作する。
尚、LSIを収容するパッケージの端子には動作モード
設定の為の0本の線とデータバス16本が接続されるが
、前者が接続された端子は専用端子になる。
また、 CI)11 1はオンになった3状態ゲート3
2を介してLSIからデータを読み出し、バッファ増幅
器33を介してLSIにデータを書き込む。ここで、モ
ード設定レジスタ31.3状態ゲート32.バッファ増
幅器33は5例えば16個あるが1個で代表させている
〔発明が解決しようとする課題〕
ここで、上記の様にパッケージの端子数はパッケージの
大きさによって決められているので、 LSIの動作モ
ードの種類が増える程、動作モード設定に必要な端子数
が増加し、他の用途に使用できる端子数が減少する。そ
こで、より大きいパッケージに変更しなければならない
可能性が高くなる。
即ち、大規模集積回路の動作モードの種類が増加すると
パッケージ変更の可能性が高くなると云う問題がある。
本発明は大規模集積回路の動作モードの種類が増加して
もパッケージ変更の可能性が殆ど生じない様にすること
を目的とする。
〔課題を解決する為の手段〕
第1図は本発明の実施例のブロック図を示す。
図中、2は動作モード設定レジスタに設定する設定情報
を格納する動作モード設定部で、5はゲート回路である
そして、動作モード設定レジスタをゲート回路を介して
データバスが接続された大規模集積回路の外部端子に重
複して接続し、コンピュータと該大規模集積回路がリセ
ット信号により初期設定された後、所定時間内に該ゲー
ト回路及び動作モード設定レジスタをオン状態にして、
該動作モード設定部に格納された設定情報を該ゲート回
路、該接続された大規模集積回路の外部端子を介して該
大規模集積回路内の動作モード設定レジスタに転送する
〔作用〕
本発明は動作モード設定レジスタをゲート回路を介して
データバスが接続された大規模集積回路の外部端子に重
複して接続する。
そして、コンピュータと該大規模集積回路がリセット信
号により初期設定されてデータバスがハイインピーダン
スになるが、この状態はリセット信号が解除された後、
数クロック間はハイインピーダンスの状態になっている
ので、この間に該ゲート回路及び動作モード設定レジス
タをオン状態にして、該動作モード設定部に格納された
設定情報を該ゲート回路、該接続された大規模集積回路
の外部端子を介して該大規模集積回路内の動作モード設
定レジスタに転送する。
つまり、データバスはハイインピーダンス状態であるか
らコンピュータ1と大規模集積回路4との間のデータ伝
送は行われない。そこで、この間に動作モードの設定を
する。一方、データバスがハイインピーダンス状態でな
い間はゲート回路5はオフに、モード設定レジスタ41
への書き込みは、できないので、データバスを通って入
力したデータはモード設定レジスタ41に書き込まれず
、データが設定情報と衝突することはない。
即ち、データバスが接続された大規模集積回路の外部接
続端子を共用して動作モード設定を行うことにより、デ
ータバスの本数分は専用端子を設ける必要がな(、その
分、他の用途に使用できる端子数が増える。
これにより、大規模集積回路の動作モードの種類が増加
してもこの大規模集積回路を収容するパッケージの変更
の可能性が殆ど生じない。
〔実施例〕
第2図は本発明の実施例のブロック図、第3図は第2図
の動作説明図を示す。
尚、第3図中の左側の符号は第2図中の同じ符号の部分
の波形を示す。ここで、設定スイッチ21゜22は動作
モード設定部2の構成手段、3状態ゲー)51.52は
ゲート手段5の構成部分、フリップフロップ421.4
22. NANOゲート423は設定信号生成手段42
の構成部分である。また、全図を通じて同一符号は同一
対象物を示す。
以下、データバスの本数は1例えば16として第3図を
参照して第2図の動作を説明する。尚、モード設定レジ
スタはn個あるが1個で代表させてあり、またn≦16
とする。
先ず、 CPU 1は*リセット信号が入力するとその
データバスは第3図−■、■に示す様に暫くの間が不定
(HかLのどちらかの状態の信号が出ている状態)とな
り、その後ハイインピーダンス状態(Hでもしでもない
その中間の状態)となる。
このハイインピーダンス状態は*リセット信号を解除す
るリセット解除信号が入力した後も数クロック継続する
が、この期間をスタートアップと云う。) 次に、動作モード設定部2の設定スイッチ21゜22、
・・を予め定められた状態にしてLSI 3の動作モー
ドを設定する。そして、リセット解除信号(請求の範囲
の設定命令に対応する)がフリップフロップ(以下、 
FFと省略する)421に入力すると第3図−■に示す
クロックで取り込まれてQ端子からHが出力され、この
Hは次のクロックでFF422に取り込まれ、*Q端子
からしが出力される。
この為、NMANDゲート423の出力は第3図−■に
示す様にクロック1周期分がLとなり、これの立上点の
信号で3状態ゲー1−51.52・・を全でオンにし、
設定された動作モード設定情報をデータバスが接続され
たLSIの外部端子、即ちLSIを収容するパッケージ
の端子の中の所定の端子を介してモード設定レジスタ4
1に加えるが、この時、ここに設定信号が入力して動作
モード設定情報が書き込まれる。
そこで、モード設定レジスタ41からの出力でクロック
発振器の切り替えが行われてLSIが8 MHzで動作
する。
・即ち、C20とLSI との間のデータバスを利用し
てLSIの動作モードの設定、を行う為、データバスの
本数分はLSIに専用の設定端子を設ける必要がなく、
その分LSIの使用可能端子を増やすことができる。そ
こで、大規模集積回路の動作モードの種類が増加しても
この大規模集積回路を収容するパッケージの変更の可能
性が殆ど生じない。
〔発明の効果〕
以上詳細に説明した様に本発明によれば大規模集積回路
の動作モードの種類が増加してもこの大規模集積回路を
収容するパッケージの変更の可能性が殆ど、生じないと
云う効果がある。
【図面の簡単な説明】 第1図は本発明の原理ブロック図、 第2図は本発明の実施例のブロック図、第3図は第2図
の動作説明図、 第4図は従来例のブロック図、 第5図は第4図の動作説明図を示す。 図において、 ■はコンピュータ、 2は動作モード設定部、 5はゲート回路、 本発明へ原理ブ0・・77の 浄 1 に 枕条」列のプロ、ソクロ 多4図 *  4 6  c))−tlaaF’t(B第 5 
 ■

Claims (1)

  1. 【特許請求の範囲】 動作モードを規定する動作モード設定レジスタ(41)
    を備えた大規模集積回路(4)とコンピュータ(1)と
    の間をデータバス(3)で接続し、該コンピュータと該
    大規模集積回路とが設定された動作モードにて該データ
    バスを介してデータの送受を行うデータ処理システムで
    あって、 該動作モード設定レジスタに設定する設定情報を格納す
    る動作モード設定部(2)をゲート回路(5)を介して
    該データバスが接続された該大規模集積回路の外部端子
    に重複して接続し、 該コンピュータと該大規模集積回路がリセット信号によ
    り初期設定された後、所定時間内に該ゲート回路及び動
    作モード設定レジスタをオン状態にして、 該動作モード設定部に格納された設定情報を該ゲート回
    路、該接続された大規模集積回路の外部端子を介して該
    大規模集積回路内の動作モード設定レジスタに転送する
    ことを特徴とする大規模集積回路動作モード設定方法。
JP63295558A 1988-11-22 1988-11-22 大規模集積回路動作モード設定方法 Pending JPH02140851A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63295558A JPH02140851A (ja) 1988-11-22 1988-11-22 大規模集積回路動作モード設定方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63295558A JPH02140851A (ja) 1988-11-22 1988-11-22 大規模集積回路動作モード設定方法

Publications (1)

Publication Number Publication Date
JPH02140851A true JPH02140851A (ja) 1990-05-30

Family

ID=17822196

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63295558A Pending JPH02140851A (ja) 1988-11-22 1988-11-22 大規模集積回路動作モード設定方法

Country Status (1)

Country Link
JP (1) JPH02140851A (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6146637B2 (ja) * 1978-07-10 1986-10-15 Mobil Oil

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6146637B2 (ja) * 1978-07-10 1986-10-15 Mobil Oil

Similar Documents

Publication Publication Date Title
JPH07306827A (ja) P/q整数比関係を有する周波数で動作するディジタル装置間で同期データ伝送を行うための方法および装置
US6078202A (en) Semiconductor device having portions that operate at different frequencies, and method of designing the device
JP2002323995A (ja) トレース回路
EP0242879A2 (en) Data processor with wait control allowing high speed access
JPH04236682A (ja) マイクロコンピュータシステム
JP4436902B2 (ja) 割り込みをクリアするロジック・ユニット及び集積回路
JPH10340127A (ja) 情報処理装置
US5539900A (en) Information processing system
EP0212640B1 (en) Data processor
JP3593348B2 (ja) 集積回路
JPH02140851A (ja) 大規模集積回路動作モード設定方法
US5179694A (en) Data processor in which external sync signal may be selectively inhibited
JP3466755B2 (ja) 電子機器
KR20040032376A (ko) 마이크로 컨트롤러를 위한 데이터 버스 시스템
US6711646B1 (en) Dual mode (registered/unbuffered) memory interface
US6175881B1 (en) Microcontroller having a memory, a dedicated multitask memory, and switching circuit for selectively connecting the multitask memory to the internal or external bus
JPH04123217A (ja) 外部端子の状態切換回路
JP2722920B2 (ja) クロック発振停止制御回路
JP2776157B2 (ja) 発振回路
KR960011280B1 (ko) 캐쉬메모리 억세스 타임조정회로
KR100446282B1 (ko) 시스템 버스 인터페이스 회로
JP3048762B2 (ja) 半導体集積回路装置
JPH0421195A (ja) Lsi動作モード設定方法
JPH01211013A (ja) マイクロプロセッサのスタンバイ回路
JP2716284B2 (ja) 半導体集積回路