JPH0213825B2 - - Google Patents
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- JPH0213825B2 JPH0213825B2 JP56121600A JP12160081A JPH0213825B2 JP H0213825 B2 JPH0213825 B2 JP H0213825B2 JP 56121600 A JP56121600 A JP 56121600A JP 12160081 A JP12160081 A JP 12160081A JP H0213825 B2 JPH0213825 B2 JP H0213825B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Description
【発明の詳細な説明】
本発明は、導電性層と、その導電性層と連接し
ている絶縁層と、その絶縁層と連接し且つその絶
縁層を介して導電性層と対向している半導体基板
乃至層とを具備している半導体装置の製法の改良
に関する。
ている絶縁層と、その絶縁層と連接し且つその絶
縁層を介して導電性層と対向している半導体基板
乃至層とを具備している半導体装置の製法の改良
に関する。
従来、第１図Ａ〜Ｈを伴つて次に述べるMIS型
トランジスタを構成している半導体装置が提案さ
れている。
トランジスタを構成している半導体装置が提案さ
れている。
すなわち、例えばｎ型を有し且つ例えばシリコ
ンでなる半導体基板１を予め用意する（第１図
Ａ）。
ンでなる半導体基板１を予め用意する（第１図
Ａ）。
そして、その半導体基板１の主面２側に、比較
的厚い厚さを有し且つ例えばシリコン酸化物でな
る絶縁層３を、それによつて主面２上からみて半
導体基板１による島状パターンを有する半導体素
子形成領域４を画成するように形成する（第１図
Ｂ）。
的厚い厚さを有し且つ例えばシリコン酸化物でな
る絶縁層３を、それによつて主面２上からみて半
導体基板１による島状パターンを有する半導体素
子形成領域４を画成するように形成する（第１図
Ｂ）。
次に、半導体素子形成領域４の主面２側の面上
に、比較的薄い厚さを有し且つ例えばシリコン酸
化物でなる絶縁層５を形成する（第１図Ｃ）。
に、比較的薄い厚さを有し且つ例えばシリコン酸
化物でなる絶縁層５を形成する（第１図Ｃ）。
次に、絶縁層５上に、例えば多結晶シリコンで
なり且つストライプ状パターンを有して絶縁層３
上に延長している導電性層６を、それによつて主
面２上からみて半導体素子形成領域４を２分する
ように形成する（第１図Ｄ）。
なり且つストライプ状パターンを有して絶縁層３
上に延長している導電性層６を、それによつて主
面２上からみて半導体素子形成領域４を２分する
ように形成する（第１図Ｄ）。
次に、半導体素子形成領域４に対する絶縁層３
及び導電性層６をマスクとする半導体素子形成領
域４とは逆の導電型すなわちｐ型を与える不純物
のイオン打込処理を含んで、半導体素子形成領域
内に、その主面２側において、ｐ型の半導体領域
７及び８を形成する（第１図Ｅ）。
及び導電性層６をマスクとする半導体素子形成領
域４とは逆の導電型すなわちｐ型を与える不純物
のイオン打込処理を含んで、半導体素子形成領域
内に、その主面２側において、ｐ型の半導体領域
７及び８を形成する（第１図Ｅ）。
次に、酸素を含む高温雰囲気中での熱酸化処理
によつて、導電性層６の外部に露呈している表面
領域を、その多結晶半導体が酸化されている多結
晶半導体酸化物層でなり且つ絶縁層５に連接して
いる絶縁層９に形成する（第１図Ｆ）。
によつて、導電性層６の外部に露呈している表面
領域を、その多結晶半導体が酸化されている多結
晶半導体酸化物層でなり且つ絶縁層５に連接して
いる絶縁層９に形成する（第１図Ｆ）。
次に、絶縁層５に、半導体領域７及び８を外部
にそれぞれ臨ませる窓１０及び１１を形成する
（第１図Ｇ）。
にそれぞれ臨ませる窓１０及び１１を形成する
（第１図Ｇ）。
次に、絶縁層３，５及び９上に連続して延長し
且つ窓１０及び１１を通じて半導体領域７及び８
にそれぞれオーミツクに連結している導電性層１
２及び１３を形成する（第１図Ｈ）。
且つ窓１０及び１１を通じて半導体領域７及び８
にそれぞれオーミツクに連結している導電性層１
２及び１３を形成する（第１図Ｈ）。
以上が、従来提案されている、MIS型トランジ
スタを構成している半導体装置の製法である。
スタを構成している半導体装置の製法である。
このような従来のMIS型トランジスタを構成し
ている半導体装置の製法によつて製造される、
MIS型トランジスタを構成している半導体装置
（第１図Ｈ）の構成によれば、絶縁層３を素子間
分離絶縁層とし、半導体領域７及び８をそれぞれ
ソース及びドレインとし、半導体素子形成領域４
の半導体領域７及び８領域１４をチヤンネル形成
領域とし、絶縁層５の導電性層６下の領域をゲー
ト絶縁層とし、導電性層６をゲート用電極乃至配
線層とし、絶縁層９を層間分離用絶縁層とし、導
電性層１２をソース用電極乃至配線層とし、導電
性層１３をドレイン用電極乃至配線層としている
MIS型トランジスタＭを構成していることは明か
である。
ている半導体装置の製法によつて製造される、
MIS型トランジスタを構成している半導体装置
（第１図Ｈ）の構成によれば、絶縁層３を素子間
分離絶縁層とし、半導体領域７及び８をそれぞれ
ソース及びドレインとし、半導体素子形成領域４
の半導体領域７及び８領域１４をチヤンネル形成
領域とし、絶縁層５の導電性層６下の領域をゲー
ト絶縁層とし、導電性層６をゲート用電極乃至配
線層とし、絶縁層９を層間分離用絶縁層とし、導
電性層１２をソース用電極乃至配線層とし、導電
性層１３をドレイン用電極乃至配線層としている
MIS型トランジスタＭを構成していることは明か
である。
第１図Ａ〜Ｈに示す従来のMIS型トランジスタ
Ｍを構成している半導体装置の製法によれば、ソ
ース及びドレインとしての半導体領域７及び８
が、半導体素子形成領域４内にゲート用電極乃至
配線層となる導電性層６をマスクとしている不純
物のイオン打込処理を含んで、自己整合式に形成
される。
Ｍを構成している半導体装置の製法によれば、ソ
ース及びドレインとしての半導体領域７及び８
が、半導体素子形成領域４内にゲート用電極乃至
配線層となる導電性層６をマスクとしている不純
物のイオン打込処理を含んで、自己整合式に形成
される。
また、層間絶縁層としての絶縁層９が、ゲート
用電極乃至配線層となる導電性層６に対する熱酸
化処理によつて、自己整合式に形成される。
用電極乃至配線層となる導電性層６に対する熱酸
化処理によつて、自己整合式に形成される。
従つて、第１図Ａ〜Ｈに示す従来MIS型トラン
ジスタＭを構成している半導体装置の製法よれ
ば、そのMIS型トランジスタＭを高密度に製造す
ることができる。
ジスタＭを構成している半導体装置の製法よれ
ば、そのMIS型トランジスタＭを高密度に製造す
ることができる。
しかしながら、第１図Ａ〜Ｈに示す従来のMIS
型トランジスタＭを構成している半導体装置の場
合、MIS型トランジスタＭのゲート用電極乃至配
線層となる導電性層６を、多結晶半導体で形成す
る必要がある。
型トランジスタＭを構成している半導体装置の場
合、MIS型トランジスタＭのゲート用電極乃至配
線層となる導電性層６を、多結晶半導体で形成す
る必要がある。
そして、そのように導電性層６を多結晶半導体
で形成すれば、その多結晶半導体が一般に５×
10-4Ω以上の比較的高い比抵抗を有することか
ら、導電性層６が、比較的高い比抵抗を有するも
のとして形成される。
で形成すれば、その多結晶半導体が一般に５×
10-4Ω以上の比較的高い比抵抗を有することか
ら、導電性層６が、比較的高い比抵抗を有するも
のとして形成される。
このため、導電性層６が、それに伝播する信号
に比較的大なる遅延時間を与えるものとして形成
される。
に比較的大なる遅延時間を与えるものとして形成
される。
以上のことから、第１図Ａ〜Ｈに示す従来の
MIS型トランジスタを構成している半導体装置の
場合、MIS型トランジスタを、高速度で動作する
ものとして製造するのが困難である、という欠点
を有していた。
MIS型トランジスタを構成している半導体装置の
場合、MIS型トランジスタを、高速度で動作する
ものとして製造するのが困難である、という欠点
を有していた。
また、従来、第２図Ａ〜Ｆを伴つて次に述べる
MIS型トランジスタを構成している半導体装置の
製法も提案されている。
MIS型トランジスタを構成している半導体装置の
製法も提案されている。
すなわち、第２図Ａに示すように、第１図Ｃ上
述したと同様に、第１図Ａ〜Ｃで上述したと同様
の工程をとつて、例えばｎ型の例えばシリコンで
なる半導体基板１の主面２側に、例えばシリコン
酸化物でなる絶縁層３を、それによつて半導体素
子形成領域４を画成するように形成し且つ半導体
素子形成領域４の主面２側の面上に、例えばシリ
コン酸化物でなる絶縁層５を形成している構成を
得る。
述したと同様に、第１図Ａ〜Ｃで上述したと同様
の工程をとつて、例えばｎ型の例えばシリコンで
なる半導体基板１の主面２側に、例えばシリコン
酸化物でなる絶縁層３を、それによつて半導体素
子形成領域４を画成するように形成し且つ半導体
素子形成領域４の主面２側の面上に、例えばシリ
コン酸化物でなる絶縁層５を形成している構成を
得る。
次に、絶縁層５上に、例えばMoなどの金属で
なり且つストライプ状パターンを有して絶縁層３
上に延長している導電性層２１を、第１図Ｄで述
したと同様に、それによつて主面２上からみて半
導体素子形成領域４を２分するように形成する
（第２図Ｂ）。
なり且つストライプ状パターンを有して絶縁層３
上に延長している導電性層２１を、第１図Ｄで述
したと同様に、それによつて主面２上からみて半
導体素子形成領域４を２分するように形成する
（第２図Ｂ）。
次に、第１図Ｅで上述したのに準じて、半導体
素子形成領域４に対する絶縁層３及び導電性層２
１をマスクとする半導体素子形成領域４とは逆の
導電型すなわちｐ型を与える不純物のイオン打込
処理を含んで、半導体素子形成領域４内に、その
主面２側において、ｐ型の半導体領域７及び８を
形成する（第２図Ｃ）。
素子形成領域４に対する絶縁層３及び導電性層２
１をマスクとする半導体素子形成領域４とは逆の
導電型すなわちｐ型を与える不純物のイオン打込
処理を含んで、半導体素子形成領域４内に、その
主面２側において、ｐ型の半導体領域７及び８を
形成する（第２図Ｃ）。
次に、絶縁層３及び５の領域上に、導電性層２
１を埋設して連続延長し且つ例えばシリコン酸化
物でなる絶縁層を、例えば気相成長法によつて堆
積して形成し、次で、その絶縁層の不要領域を写
真蝕刻法によつて除去し、そして少なくとも絶縁
層５の導電性層２１の周りの一部領域に、導電性
層２１を埋設して延長し且つ例えばシリコン酸化
物でなる絶縁層２２を形成する（第２図Ｄ）。な
お、図においては、絶縁層２２が、絶縁層５の導
電性層２１下の領域以外の全領域上から、絶縁層
３上に麗続延長している場合が示されている。
１を埋設して連続延長し且つ例えばシリコン酸化
物でなる絶縁層を、例えば気相成長法によつて堆
積して形成し、次で、その絶縁層の不要領域を写
真蝕刻法によつて除去し、そして少なくとも絶縁
層５の導電性層２１の周りの一部領域に、導電性
層２１を埋設して延長し且つ例えばシリコン酸化
物でなる絶縁層２２を形成する（第２図Ｄ）。な
お、図においては、絶縁層２２が、絶縁層５の導
電性層２１下の領域以外の全領域上から、絶縁層
３上に麗続延長している場合が示されている。
次に、絶縁層２２が上述したように絶縁層５の
導電性層２１下の領域以外の全領域上から絶縁層
３上に連続延長しているものとした場合、その絶
縁層２２の絶縁層５上に延長している領域と絶縁
層５とからなる積層体に、第１図Ｇで上述したの
に準じて、半導体領域７及び８を外部にそれぞれ
臨ませる窓１０及び１１を形成する（第２図Ｅ）。
導電性層２１下の領域以外の全領域上から絶縁層
３上に連続延長しているものとした場合、その絶
縁層２２の絶縁層５上に延長している領域と絶縁
層５とからなる積層体に、第１図Ｇで上述したの
に準じて、半導体領域７及び８を外部にそれぞれ
臨ませる窓１０及び１１を形成する（第２図Ｅ）。
次に、絶縁層２２が絶縁層５の導電性層２１下
の領域以外の全領域上から絶縁層３上に連続延長
しているものとした場合、第１図Ｈで上述したの
に準じて、絶縁層２２上に延長し且つ窓１０及び
１１を通じて半導体領域７及び８にそれぞれオー
ミツクに連結している導電性層１２及び１３を形
成する（第２図Ｆ）。
の領域以外の全領域上から絶縁層３上に連続延長
しているものとした場合、第１図Ｈで上述したの
に準じて、絶縁層２２上に延長し且つ窓１０及び
１１を通じて半導体領域７及び８にそれぞれオー
ミツクに連結している導電性層１２及び１３を形
成する（第２図Ｆ）。
以上が、従来提案されている、MIS型トランジ
スタを構成している半導体装置の製法の他の例で
ある。
スタを構成している半導体装置の製法の他の例で
ある。
このような従来のMIS型トランジスタを構成し
ている半導体装置の製法によつて製造される、
MIS型トランジスタを構成している半導体装置
（第２図Ｆ）に構成によれば、絶縁層３を素子間
分離用絶縁層とし、半導体領域７及び８をそれぞ
れソース及びドレインとし、半導体素子形成領域
４の半導体領域７及び８間の領域１４をチヤンネ
ル形成領域とし、絶縁層５の導電性層２１下の領
域をゲート絶縁層とし、導電性層２１をゲート用
電極乃至配線層とし、絶縁層２２を層間分離用絶
縁層とし、導電性層１２及び１３をそれぞれソー
ス用電極乃至配線層及びドレイン用電極乃至配線
層とするMIS型トランジスタを構成していること
は明らかである。
ている半導体装置の製法によつて製造される、
MIS型トランジスタを構成している半導体装置
（第２図Ｆ）に構成によれば、絶縁層３を素子間
分離用絶縁層とし、半導体領域７及び８をそれぞ
れソース及びドレインとし、半導体素子形成領域
４の半導体領域７及び８間の領域１４をチヤンネ
ル形成領域とし、絶縁層５の導電性層２１下の領
域をゲート絶縁層とし、導電性層２１をゲート用
電極乃至配線層とし、絶縁層２２を層間分離用絶
縁層とし、導電性層１２及び１３をそれぞれソー
ス用電極乃至配線層及びドレイン用電極乃至配線
層とするMIS型トランジスタを構成していること
は明らかである。
第２図Ａ〜Ｆに示す従来のMIS型トランジスタ
を構成している半導体装置の製法によれば、MIS
型トランジスタ１のゲート用電極乃至配線層とし
ての導電性層２１を、金属でなるものとして形成
する。そして、その導電性層２１は、一般に多結
晶半導体でなる導電性層６に比し、低い比抵抗を
有する。
を構成している半導体装置の製法によれば、MIS
型トランジスタ１のゲート用電極乃至配線層とし
ての導電性層２１を、金属でなるものとして形成
する。そして、その導電性層２１は、一般に多結
晶半導体でなる導電性層６に比し、低い比抵抗を
有する。
このため、MIS型トランジスタＭのゲート用電
極乃至配線層としての導電性層２１を、それに伝
播する信号に、第１図Ａ〜Ｈで上述したMIS型ト
ランジスタＭを構成している半導体装置の製法に
よつて製造される導電性層６に伝播する信号に与
えるような大きな遅延時間を与えないものとして
形成することができる。
極乃至配線層としての導電性層２１を、それに伝
播する信号に、第１図Ａ〜Ｈで上述したMIS型ト
ランジスタＭを構成している半導体装置の製法に
よつて製造される導電性層６に伝播する信号に与
えるような大きな遅延時間を与えないものとして
形成することができる。
従つて、第２図Ａ〜Ｆに示す従来のMIS型トラ
ンジスタＭを構成している半導体装置の製法の場
合、MIS型トランジスタを、第１図Ａ〜Ｈで前述
した従来のMISトランジスタを構成している半導
体装置の製法の場合に比し高速で動作するものと
して製造することができる。
ンジスタＭを構成している半導体装置の製法の場
合、MIS型トランジスタを、第１図Ａ〜Ｈで前述
した従来のMISトランジスタを構成している半導
体装置の製法の場合に比し高速で動作するものと
して製造することができる。
しかしながら、第２図Ａ〜Ｆに示す従来のMIS
型トランジスタＭを構成している半導体装置の製
法によれば、MIS型トランジスタＭの層間分離用
絶縁層としての絶縁層２２が、絶縁層３及び５の
全領域上に導電性層２１を埋設して連続延長して
いる絶縁層を形成し、次で、その絶縁層の不要領
域を写真蝕刻法により除去する、という工程を経
て形成する必要がある。
型トランジスタＭを構成している半導体装置の製
法によれば、MIS型トランジスタＭの層間分離用
絶縁層としての絶縁層２２が、絶縁層３及び５の
全領域上に導電性層２１を埋設して連続延長して
いる絶縁層を形成し、次で、その絶縁層の不要領
域を写真蝕刻法により除去する、という工程を経
て形成する必要がある。
このため、第２図Ａ〜Ｆに示す従来のMIS型ト
ランジスタを構成している半導体装置の製法の場
合、MIS型トランジスタを高密度に製造すること
ができない、という欠点を有していた。
ランジスタを構成している半導体装置の製法の場
合、MIS型トランジスタを高密度に製造すること
ができない、という欠点を有していた。
よつて、本発明は、第１図及び２図で上述した
従来の半導体装置の製法における上述した優れた
特徴は有するが、上述した点を有しない、新規な
半導体装置の製法を提案せんとするものである。
従来の半導体装置の製法における上述した優れた
特徴は有するが、上述した点を有しない、新規な
半導体装置の製法を提案せんとするものである。
次に、第３図Ａ〜Ｆを伴つて、本発明による半
導体装置の製法を、MIS型トランジスタを構成し
ている半導体装置の製法に適用した場合の実施例
で述べよう。
導体装置の製法を、MIS型トランジスタを構成し
ている半導体装置の製法に適用した場合の実施例
で述べよう。
第３図Ａ〜Ｆに示す本発明によるMIS型トラン
ジスタを構成している半導体装置の製法は、以下
述べる順次の工程をとつて、目的とするMIS型ト
ランジスタを構成している半導体装置を製造す
る。
ジスタを構成している半導体装置の製法は、以下
述べる順次の工程をとつて、目的とするMIS型ト
ランジスタを構成している半導体装置を製造す
る。
すなわち、第１図で上述したと同様に、例えば
ｎ型の例えばシリコンでなる半導体基板１を予め
用意する（第３図Ａ）。
ｎ型の例えばシリコンでなる半導体基板１を予め
用意する（第３図Ａ）。
そして、その半導体基板１の主面２側に、第１
図Ｂで上述したと同様に、比較的厚い厚さを有し
且つ例えばシリコン酸化物でなる絶縁層３を、そ
れによつて主面２上からみて半導体基板１による
島状パターンを有する半導体素子形成領域４を画
成するように形成する（第３図Ｂ）。
図Ｂで上述したと同様に、比較的厚い厚さを有し
且つ例えばシリコン酸化物でなる絶縁層３を、そ
れによつて主面２上からみて半導体基板１による
島状パターンを有する半導体素子形成領域４を画
成するように形成する（第３図Ｂ）。
次に、酸素を含む例えばアルゴンガス雰囲気中
での反応性スパツタリングによつて、絶縁層３の
全領域上及び半導体素子形成領域４の主面２側の
面の全領域上に、算素を含むMo、Ｗ、Crなどの
金属でなる導電性層を連続延長して形成し、次
で、その導電性層に対する蝕刻をそれ自体は公知
の写真蝕刻法によつて行い、そして半導体素子形
成領域４上に、酸素を含むMo、Ｗ、Crなどの金
属でなり且つストライプ状パターンを有して絶縁
層３上に連続している導電性層３１を、それによ
つて主面２上からみて半導体素子形成領域４を２
分するように形成する（第３図Ｃ）。
での反応性スパツタリングによつて、絶縁層３の
全領域上及び半導体素子形成領域４の主面２側の
面の全領域上に、算素を含むMo、Ｗ、Crなどの
金属でなる導電性層を連続延長して形成し、次
で、その導電性層に対する蝕刻をそれ自体は公知
の写真蝕刻法によつて行い、そして半導体素子形
成領域４上に、酸素を含むMo、Ｗ、Crなどの金
属でなり且つストライプ状パターンを有して絶縁
層３上に連続している導電性層３１を、それによ
つて主面２上からみて半導体素子形成領域４を２
分するように形成する（第３図Ｃ）。
次に、絶縁層３の全領域上及び半導体素子形成
領域４の導電性層３１下以外領域の全領域上に、
例えば多結晶シリコン層でなる半導体層を、導電
性層３１を埋設した態様で、それ自体は公知の例
えば気相成長法によつて、連続延長して形成し、
次で、その層に対する蝕刻をそれ自体は公知の写
真蝕刻法によつて行うことによつて、絶縁層３及
び半導体素子形成領域４の導電性層３１下以外の
領域の全領域上に導電性層３１を埋設し且つ絶縁
層３上に所要のパターンで延長しているととも
に、例えば多結晶シリコンでなる半導体層３２を
形成する（第３図Ｄ）。
領域４の導電性層３１下以外領域の全領域上に、
例えば多結晶シリコン層でなる半導体層を、導電
性層３１を埋設した態様で、それ自体は公知の例
えば気相成長法によつて、連続延長して形成し、
次で、その層に対する蝕刻をそれ自体は公知の写
真蝕刻法によつて行うことによつて、絶縁層３及
び半導体素子形成領域４の導電性層３１下以外の
領域の全領域上に導電性層３１を埋設し且つ絶縁
層３上に所要のパターンで延長しているととも
に、例えば多結晶シリコンでなる半導体層３２を
形成する（第３図Ｄ）。
次に、半導体素子形成領域４に対する絶縁層３
及び導電性層３１をマスクとする半導体素子形成
領域４とは逆の導電型すなわちＰ型を与える不純
物のイオン打込処理によつて、半導体素子形成領
域４内に、その主面２側において、ｐ型不純物の
イオン打込領域３３及び３４を形成する（第３図
Ｅ）。
及び導電性層３１をマスクとする半導体素子形成
領域４とは逆の導電型すなわちＰ型を与える不純
物のイオン打込処理によつて、半導体素子形成領
域４内に、その主面２側において、ｐ型不純物の
イオン打込領域３３及び３４を形成する（第３図
Ｅ）。
次に、例えば窒素ガス雰囲気中での高温熱処理
によつてイオン打込領域３３及び３４内に導入し
ているｐ型不純物イオンを活性化して、イオン打
込領域３３及び３４をｐ型の半導体領域７及び８
に形成するとともに、導電性層３１が含む酸素
を、半導体基板１の半導体素子形成領域４の導電
性層３１下の主面２側の領域と、半導体層３２の
導電性層３１上及び半導体領域７及び８の導電性
層３１側の一部領域上に延長している領域とに導
入させ、そして、それら領域の半導体と反応させ
ることによつて、それら領域を、それらの半導体
が酸化されている半導体酸化物層でなる絶縁層３
５及び３６に形成し、これに伴い、導電性層３１
を、それが含んでいたよりも少ない酸素の量を含
んでいる導電性層３７に形成するとともに、半導
体層３２から、半導体領域７及び８にオーミツク
に連結し、しかしながら絶縁層３５及び３６によ
つて半導体素子形成領域４の半導体領域７及び８
から絶縁され且つ絶縁層３６によつて互に絶縁さ
れている導電性層３８及び３９を形成する（第３
図Ｆ）。
によつてイオン打込領域３３及び３４内に導入し
ているｐ型不純物イオンを活性化して、イオン打
込領域３３及び３４をｐ型の半導体領域７及び８
に形成するとともに、導電性層３１が含む酸素
を、半導体基板１の半導体素子形成領域４の導電
性層３１下の主面２側の領域と、半導体層３２の
導電性層３１上及び半導体領域７及び８の導電性
層３１側の一部領域上に延長している領域とに導
入させ、そして、それら領域の半導体と反応させ
ることによつて、それら領域を、それらの半導体
が酸化されている半導体酸化物層でなる絶縁層３
５及び３６に形成し、これに伴い、導電性層３１
を、それが含んでいたよりも少ない酸素の量を含
んでいる導電性層３７に形成するとともに、半導
体層３２から、半導体領域７及び８にオーミツク
に連結し、しかしながら絶縁層３５及び３６によ
つて半導体素子形成領域４の半導体領域７及び８
から絶縁され且つ絶縁層３６によつて互に絶縁さ
れている導電性層３８及び３９を形成する（第３
図Ｆ）。
この場合、この場合の熱処理時の温度、時間な
どの熱処理条件を、適当に選ぶことと、第３図Ｃ
で上述した導電性層３１を形成する工程におい
て、その導電性層３１に含まれる酸素の量を予め
適当に選んでおくこととによつて、絶縁層３５
を、所望の厚さを有するものとして得ることがで
きるとともに、導電性層３７を、酸素が格段的に
少ない量しか含まれないかまたは酸素が実質的に
含まれていない、導電性層３７が酸素を含まない
金属で構成されているとした場合におけると同様
に低い比抵抗を有するものとして形成することが
できる。
どの熱処理条件を、適当に選ぶことと、第３図Ｃ
で上述した導電性層３１を形成する工程におい
て、その導電性層３１に含まれる酸素の量を予め
適当に選んでおくこととによつて、絶縁層３５
を、所望の厚さを有するものとして得ることがで
きるとともに、導電性層３７を、酸素が格段的に
少ない量しか含まれないかまたは酸素が実質的に
含まれていない、導電性層３７が酸素を含まない
金属で構成されているとした場合におけると同様
に低い比抵抗を有するものとして形成することが
できる。
ちなみに、第３図Ｃで上述した導電性層３１を
形成する工程において、その導電性層３１を、
2.5×10-4Torrの酸素ガス分圧を有するアルゴン
ガス雰囲気中での反応性スパツタリングによつ
て、酸素を40原子％を含んでいるものとして、
3000Åの厚さに形成することができ、また、その
ように酸素を40原子％含んでいる導電性層３１形
成して後、第３図Ｆで上述した熱処理によつて絶
縁層３５及び３６を形成するとともに導電性層３
１から導電性層３７を形成する工程において、そ
の熱処理時の温度を1000℃、時間を60分とする熱
処理条件によつて、絶縁層３５及び３６を数1000
Åの厚さに形成することができ、また、導電性層
３７を、酸素を含んでいない金属の場合よりも３
倍程度高いが、導電性層３１の1/20程度である３
×10-5Ωcmしか有しない、という低い比抵抗を有
するものとして形成することができた。
形成する工程において、その導電性層３１を、
2.5×10-4Torrの酸素ガス分圧を有するアルゴン
ガス雰囲気中での反応性スパツタリングによつ
て、酸素を40原子％を含んでいるものとして、
3000Åの厚さに形成することができ、また、その
ように酸素を40原子％含んでいる導電性層３１形
成して後、第３図Ｆで上述した熱処理によつて絶
縁層３５及び３６を形成するとともに導電性層３
１から導電性層３７を形成する工程において、そ
の熱処理時の温度を1000℃、時間を60分とする熱
処理条件によつて、絶縁層３５及び３６を数1000
Åの厚さに形成することができ、また、導電性層
３７を、酸素を含んでいない金属の場合よりも３
倍程度高いが、導電性層３１の1/20程度である３
×10-5Ωcmしか有しない、という低い比抵抗を有
するものとして形成することができた。
なお、導電性層３８及び３９は、第３図Ｄで上
述した半導体層３２を得る工程において、その半
導体層３２を、その内に導電性を有する不純物を
導入しているものとして形成し、従つて、第３図
Ｄで上述した半導体層３２を得る工程において、
その半導体層３２を得る工程において、その半導
体層３２を予め導電性層として形成し置くことに
よつて、または、半導体層３２を得る工程におい
て、その半導体層３２を、その内に導電性を与え
る不純物を導入しているものとして形成し、そし
て、第３図Ｆで上述した熱処理の工程において、
第３図Ｄの工程で半導体層３２内に導入している
不純物を活性化することによつて、若しくは、第
３図Ｅで上述した不純物イオンの打込処理の工程
において、半導体層３２内に不純物イオンを導入
させ、そして、第３図Ｆで上述した熱処理の工程
において、第３図Ｅの工程で半導体層３２内に導
入している不純物を活性化することによつて、導
電性層として形成し得る。
述した半導体層３２を得る工程において、その半
導体層３２を、その内に導電性を有する不純物を
導入しているものとして形成し、従つて、第３図
Ｄで上述した半導体層３２を得る工程において、
その半導体層３２を得る工程において、その半導
体層３２を予め導電性層として形成し置くことに
よつて、または、半導体層３２を得る工程におい
て、その半導体層３２を、その内に導電性を与え
る不純物を導入しているものとして形成し、そし
て、第３図Ｆで上述した熱処理の工程において、
第３図Ｄの工程で半導体層３２内に導入している
不純物を活性化することによつて、若しくは、第
３図Ｅで上述した不純物イオンの打込処理の工程
において、半導体層３２内に不純物イオンを導入
させ、そして、第３図Ｆで上述した熱処理の工程
において、第３図Ｅの工程で半導体層３２内に導
入している不純物を活性化することによつて、導
電性層として形成し得る。
以上が、本発明による半導体装置の製法の適用
されたMIS型トランジスタを構成している半導体
装置の製法の実施例である。
されたMIS型トランジスタを構成している半導体
装置の製法の実施例である。
このような本発明による半導体装置の製法の適
用されたMIS型トランジスタを構成している半導
体装置の製法によつて製造される半導体装置（第
３図Ｆ）の構成によれば、絶縁層３を素子間分離
用絶縁層とし、半導体領域７及び８をそれぞれソ
ース及びドレインとし、半導体素子形成領域４の
半導体領域７及び８間の領域１４をチヤンネル形
成領域とし、絶縁層３５の導電性層３７下の領域
をゲート絶縁層とし、導電性層３７をゲート用電
極乃至配線層とし、絶縁層３６を層間分離用絶縁
層とし、導電性層３８及び３９をそれぞれソース
用電極乃至配線層及びドレイン用電極乃至配線層
としている。第１図Ｈ及び第２図Ｆで上述したと
同様のMIS型トランジスタＭを構成していること
は明らかである。
用されたMIS型トランジスタを構成している半導
体装置の製法によつて製造される半導体装置（第
３図Ｆ）の構成によれば、絶縁層３を素子間分離
用絶縁層とし、半導体領域７及び８をそれぞれソ
ース及びドレインとし、半導体素子形成領域４の
半導体領域７及び８間の領域１４をチヤンネル形
成領域とし、絶縁層３５の導電性層３７下の領域
をゲート絶縁層とし、導電性層３７をゲート用電
極乃至配線層とし、絶縁層３６を層間分離用絶縁
層とし、導電性層３８及び３９をそれぞれソース
用電極乃至配線層及びドレイン用電極乃至配線層
としている。第１図Ｈ及び第２図Ｆで上述したと
同様のMIS型トランジスタＭを構成していること
は明らかである。
第３図Ａ〜Ｆに示す本発明による半導体装置の
製法の適用されたMIS型トランジスタＭを構成し
ている半導体装置の製法によれば、MIS型トラン
ジスタＭの層間分離用絶縁層としての絶縁層３６
を、ゲート用電極乃至配線層３７となる導電性層
３１上に延長している半導体層３２を形成して後
の熱処理によつて、導電性層３２から自己整合式
に形成することができる。
製法の適用されたMIS型トランジスタＭを構成し
ている半導体装置の製法によれば、MIS型トラン
ジスタＭの層間分離用絶縁層としての絶縁層３６
を、ゲート用電極乃至配線層３７となる導電性層
３１上に延長している半導体層３２を形成して後
の熱処理によつて、導電性層３２から自己整合式
に形成することができる。
また、MIS型トランジスタＭのゲート用絶縁層
としての絶縁層３５を、半導体基板１の半導体素
子形成領域４上に延長しているゲート用極乃至配
線層３７となる導電性層３１を形成して後の熱処
理によつて、半導体素子形成領域４の導電性層３
１と接触している側の表面領域から自己整合式に
形成することができる。
としての絶縁層３５を、半導体基板１の半導体素
子形成領域４上に延長しているゲート用極乃至配
線層３７となる導電性層３１を形成して後の熱処
理によつて、半導体素子形成領域４の導電性層３
１と接触している側の表面領域から自己整合式に
形成することができる。
さらに、MIS型トランジスタＭのソース用電極
乃至配線層及びドレイン用電極乃至配線層として
の導電性層３８及び３９を、ゲート用電極乃至配
線層３７となる導電性層３１上に延長している半
導体層３２を形成して後の熱処理によつて、半導
体層３２から自己整合式に形成することができ
る。
乃至配線層及びドレイン用電極乃至配線層として
の導電性層３８及び３９を、ゲート用電極乃至配
線層３７となる導電性層３１上に延長している半
導体層３２を形成して後の熱処理によつて、半導
体層３２から自己整合式に形成することができ
る。
なおさらに、MIS型トランジスタＭのゲート用
電極乃至配線層としての導電性層３７を、酸素を
含む金属導体でなる導電性層３１を形成して後の
熱処理によつて、導電性層３１から酸素を実質的
に含まないか含んでいるとしても格段的に少ない
量しか含んでいない、従つて、酸素を含まない金
属導体と同様に低い比抵抗しか有しないものとし
て形成することができる。
電極乃至配線層としての導電性層３７を、酸素を
含む金属導体でなる導電性層３１を形成して後の
熱処理によつて、導電性層３１から酸素を実質的
に含まないか含んでいるとしても格段的に少ない
量しか含んでいない、従つて、酸素を含まない金
属導体と同様に低い比抵抗しか有しないものとし
て形成することができる。
従つて、第３図Ａ〜Ｆに示す本発明による半導
体装置の製法の適用されたMIS型トランジスタＭ
を構成している半導体装置の製法によれば、MIS
型トランジスタＭを、第１図Ａ〜Ｈ及び第２図Ａ
〜Ｆで上述した従来の半導体装置の製法の場合に
比し、より簡易な工程で、より高密度に製造する
ことができるとともに、より高速度で動作するも
のとして製造することができる。
体装置の製法の適用されたMIS型トランジスタＭ
を構成している半導体装置の製法によれば、MIS
型トランジスタＭを、第１図Ａ〜Ｈ及び第２図Ａ
〜Ｆで上述した従来の半導体装置の製法の場合に
比し、より簡易な工程で、より高密度に製造する
ことができるとともに、より高速度で動作するも
のとして製造することができる。
なお、上述においては、本発明をMIS型トラン
ジスタを構成している半導体装置の製法に適用し
た場合の実施例を述べたが、その実施例におい
て、「ｎ型」を「ｐ型」、「ｐ型」を「ｎ型」と読
み替えたものとすることもでき、また、半導体基
板１及び半導体層３２をシリコン以外の他の半導
体でなるものとすることができ、もちろん、導電
性層３１、従つて導電性層３７を、Mo、Ｗ、Cr
など以外の高融点金属導体でなるものとすること
もできることは明らかであろう。
ジスタを構成している半導体装置の製法に適用し
た場合の実施例を述べたが、その実施例におい
て、「ｎ型」を「ｐ型」、「ｐ型」を「ｎ型」と読
み替えたものとすることもでき、また、半導体基
板１及び半導体層３２をシリコン以外の他の半導
体でなるものとすることができ、もちろん、導電
性層３１、従つて導電性層３７を、Mo、Ｗ、Cr
など以外の高融点金属導体でなるものとすること
もできることは明らかであろう。
また、上述においては、本発明を、MIS型トラ
ンジスタを構成している半導体装置の製法に適用
した場合の実施例を述べたが、要は、上例の導電
性層３７に対応する導電性層と、その導電性層と
連接している、上例の絶縁層３５または３６に対
応している絶縁層と、その絶縁層と連接し且つそ
の絶縁層を介して上記導電性層に対向している、
上例の半導体基板１の半導体素子形成領域４また
は半導体層３８もしくは３９に対応している半導
体基板乃至層とを具備している構成を有する種々
の半導体装置の製法に、本発明を適用し得ること
は明らかであろう。
ンジスタを構成している半導体装置の製法に適用
した場合の実施例を述べたが、要は、上例の導電
性層３７に対応する導電性層と、その導電性層と
連接している、上例の絶縁層３５または３６に対
応している絶縁層と、その絶縁層と連接し且つそ
の絶縁層を介して上記導電性層に対向している、
上例の半導体基板１の半導体素子形成領域４また
は半導体層３８もしくは３９に対応している半導
体基板乃至層とを具備している構成を有する種々
の半導体装置の製法に、本発明を適用し得ること
は明らかであろう。
第１図Ａ〜Ｈは、従来のMIS型トランジスタを
構成している半導体装置の製法を示す、順次の工
程における略線的断面図である。第２図Ａ〜Ｆ
は、従来のMIS型トランジスタを構成している半
導体装置の製法の他の例を示す、順次の工程にお
ける略線的断面図である。第３図Ａ〜Ｆは、MIS
型トランジスタを構成している半導体装置の製法
の実施例を示す、順次の工程における略線的断面
図である。 １……半導体基板、３……絶縁層、３１……酸
素を含む金属導体でなる導電性層、３２……半導
体槽、３３，３４…半導体領域、３５，３６……
絶縁層、３７，３８，３９……導電性層。
構成している半導体装置の製法を示す、順次の工
程における略線的断面図である。第２図Ａ〜Ｆ
は、従来のMIS型トランジスタを構成している半
導体装置の製法の他の例を示す、順次の工程にお
ける略線的断面図である。第３図Ａ〜Ｆは、MIS
型トランジスタを構成している半導体装置の製法
の実施例を示す、順次の工程における略線的断面
図である。 １……半導体基板、３……絶縁層、３１……酸
素を含む金属導体でなる導電性層、３２……半導
体槽、３３，３４…半導体領域、３５，３６……
絶縁層、３７，３８，３９……導電性層。
Claims (1)
- 【特許請求の範囲】 １ 酸素を含む金属導体でなる導電性層と、半導
体基板乃至層とが互いに連接している構成を得る
工程と、 熱処理によつて、上記導電性層の金属導体が含
む酸素を、上記半導体基板乃至層内に上記導電性
層と連接している側から導入させて、上記半導体
基板乃至層の上記酸素を導入している領域の半導
体と反応させることによつて、上記半導体基板乃
至層の上記酸素を導入している領域を、その半導
体が酸化されている半導体酸化物層でなる絶縁層
に形成する工程とを含むことを特徴とする半導体
装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12160081A JPS5821870A (ja) | 1981-08-03 | 1981-08-03 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12160081A JPS5821870A (ja) | 1981-08-03 | 1981-08-03 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5821870A JPS5821870A (ja) | 1983-02-08 |
| JPH0213825B2 true JPH0213825B2 (ja) | 1990-04-05 |
Family
ID=14815263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12160081A Granted JPS5821870A (ja) | 1981-08-03 | 1981-08-03 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821870A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS499594A (ja) * | 1972-03-30 | 1974-01-28 |
-
1981
- 1981-08-03 JP JP12160081A patent/JPS5821870A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS499594A (ja) * | 1972-03-30 | 1974-01-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5821870A (ja) | 1983-02-08 |
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