JPH02135446A - 配線修正検査装置およびそれを用いた配線修正検査方法並びにそれを用いた半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集束イオンビームを用いたＬＳＩあるいは露
光用マスク、レチクル等の加工、および加工後の検査に
用いて有効な技術に関する。

〔従来の技術〕

半導体装置の製造・開発段階においては、半導体素子上
に形成された配線構造を外部より修正することにより、
製造プロセスの評価および故障解析、さらには論理変更
等を行うことが一般的に行われている。

このような配線加工・修正技術について記載されている
一例として、株式会社プレスジャーナル社、１９８７年
８月２０発行、「月刊セミコンダクタ・ワールド（Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ　Ｗｏｒｌｄ）　Ｐ　２７〜Ｐ
３２がある。

上記文献においては、Ｆ　Ｉ　Ｂ　（Ｆｏｃｕｓｅｄ　
Ｉｏｎ　Ｂｅａｍ）を用いたＬ　Ｓ　Ｉ　　（Ｌａｒｇ
ｅ　５ｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ−Ｃｉｒｃｕｉ
ｔ　）における配線加工技術ならびに配線集積技術につ
いて詳細に説明されている。

すなわち、上記ＦＩＢ照射を利用して半導体素子上の配
線加工・修正を行う場合、第１に既存配線の切断、第２
に配線の再形成の各工程が必要となるが、前者の既存配
線の切断に際しては、まずガリウム（Ｇａ″″）からな
るイオンビームを半導体素子上の特定部位に照射して、
当該部位の酸化膜および配線金属の分子・原子をスパッ
タリングして、当該部位の配線金属を除去し、既存配線
の切断を行う。

次の、配線の再形成に際しては、モリブデン（Ｍ　ｏ　
）あるいはタングステン（Ｗ）等の金属配線材料等の化
合物をガス状にして試料室内に供給し、ガリウム（Ｇａ
”）からなるイオンビームを半導体素子上の特定部位に
照射して、該部位で化学反応を励起することによって該
部位上に金属成長を促し、ＷまたはＭｏからなる配線を
再形成するものである。

〔発明が解決しようとする課題〕

ところで、上記配線の切断・再形成工程は、単一のＦＩ
Ｂ装置を用いて行われる場合が多いが、このような配線
加工技術においては下記のような難点のあることが本発
明者によって見い出された。

第１に、上記ＦＩＢ工程では修正配線によるデポジショ
ンを行う際に、該修正配線を所定厚とするだめには、Ｆ
ＩＢの複数回の走査（スキャン）を繰り返さなければな
らない。したがって、当該ＦＩＢ技術によって形成され
た金属配線部分は、厳密にはＦＩＢの走査毎に堆積され
た多層構造となっている。ところが、このように分子が
多層で構成された配線構造においては、層間抵抗を生じ
、信号遅延等の顕著となり、信号の高速伝達が重要視さ
れるメモリ素子の分野においては、大きな課題となるこ
とが本発明者によって見い出された。

第２に、上記ＦＩＢ技術によって、配線修正を施した半
導体素子において、確実な配線修正がなされているか否
かを検査するために、ウエハプローバあるいはＩＣテス
タ等の検査装置が別途必要であり、検査処理が複雑化し
ていた。さらに、この検査装置において、所期の配線修
正がなされていないことが判明した場合には、再度ＦＩ
Ｂ装置によって配線の修正工程を繰り返゛さなければな
らず、さらに配線修正を手間取らせていた。

本発明は、上記課題に着目してなされたものであり、そ
の目的は第１にＦＩＢによる配線修正で形成された金属
配線の層間抵抗を低減し、高速動作の可能な半導体素子
を提供することにある。

また第２に、配線修正の良否検査を単一のＦＩＢ装置で
可能とすることによって、配線修正工程を効率化するこ
とにある。

さらに第３に、上記第１および第２の目的達成によって
メモリ素子、ロジック素子等のＶＬＳＩ形半導体装置の
製造・開発を短期間で実現することにある。

本発明の上記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、概ね次のとおりである。

すなわち第１に、半導体素子の収容される処理空間と、
半導体素子の所定表面に対して金属配線の加工および再
形成を施すイオンビームを照射するイオンビーム照射源
と、イオンビームの照射範囲にアニール光およびレーザ
プローブ検査光としてのレーザ光を照射するレーザ光照
射源とを備えた配線修正検査装置構造とするものである
。

第２に、処理空間内に収容された半導体素子の所定表面
に対してイオンビームを照射して金属配線の加工・再形
成を行った後、レーザ光の照射によって修正後の金属配
線のアニールを行うとともに、当該半導体素子からの出
力信号を検出し、該出力信号より上記レーザ光の照射に
よって生じる光励起電流を測定して修正配線の良否を判
定するものである。

第３に、Ｖ　Ｌ　Ｓ　Ｉ　（Ｖｅｒｙ　Ｌａｒｇｅ　５
ｃａｌｅ　Ｉｎｔｅｇｒａ−ｔｅｄ　Ｃ１ｒｃｕｉｔ）
形半導体装置の開発・製造に際して、同一の回路構成を
有する半導体素子を少なくとも２組以上用意し、任意の
１組の半導体素子を用いてパッケージの組立および実装
を行った後、これを作動させてデバッグを行い、当該デ
バッグにより得られた検査データを基に他の組の半導体
素子の金属配線の加工・修正を行う際に、当該半導体素
子の所定表面に対してイオンビームを照射して金属配線
の加工・再形成を行った後、レーザ光の照射によって修
正後の金属配線のアニールを行うとともに、当該半導体
素子からの出力信号を検出し、該出力信号より上記レー
ザ光の照射によって生じる光励起電流を測定して修正配
線の良否を確式忍するものである。

〔作用〕

上記した第１の手段によれば、ＦＩＢによる金属配線の
加工・修正工程の後に、レーザ光の照射によるアニール
を実施できるため、修正後の配線の層間抵抗を低減して
、高速動作の可能な半導体装置を提供することができる
。

また、ＦＩＢによる配線の加工・修正、さらにレーデ光
の照射による当該修正配線のアニール並びに修正状態の
検査を単一の装置構成で実現できるため、配線修正工程
を極めて効率的に行うことができる。

第２の手段によれば、修正された金属配線へのレーザ光
の照射によって当該修正配線のアニールと、これによっ
て生じる光励起電流の測定による修正状態の測定とを同
時に行うことができるため、効率的な配線修正工程が実
行できる。

第３の手段によれば、ＶＬＳ　Ｉ形半導体装置の開発・
製造を極めて短期間で行うことが可能となる。

〔実施例〕

第１図は本発明の一実施例である配線修正検査装置を示
す概略構成図、第２図（ａ）〜（ｆ）は本実施例におけ
る配線修正工程を示す要部断面図、第３図は同じく配線
修正工程を示す要部斜視図、第４図は本実施例で得られ
る出力信号とそのロジックステートとを示す説明図、第
５図は本実施例により製造されるバイポーラＬＳＩの要
部断面図、第６図は上記第５図で示されるバイポーラＬ
ＳＩを封止したピングリッドアレイ　（ＰＧＡ）　型パ
ッケージを示す断面図、第７図〜第１１図は上記バイポ
ーラＬＳＩの上層部の形成工程を順次示す要部断面図、
第１２図は上記バイポーラＬＳＩにおける半導体チップ
上のへβ第２〜第４層配線の構成を示す上面模式図、第
１３図は同じ（半導体チップ上における配線修正プロセ
ス、サポート用ツールその他の配置状態を示すレイアウ
ト図、第１４図は予備ゲートセルの平面配置のうち、Ａ
ｎ！−３よりなるアンテナ配線のみを示した平面図、第
１５図は予備ゲートセルのうち、内蔵素子およびゲート
を示した模式回路図、第１６図、第１７図および第１８
図はそれぞれ各種のゲートの修正パターンを示す模式回
路図、第１９図は上記第１２図および第１３図に対応す
る半導体チップ主面の修正部分を示す上面拡大図、第２
０図は上記第１９図のＸ−Ｘ線における断面図、第２１
図は他の修正技法を施した半導体チップ主面の上面部分
拡大図、第２２図は上記第２１図のｘ−Ｘ線における断
面図、第２３図、第２４図および第２５図はその他の修
正技法、特に予備ゲートを用いた一例の平面図、要部拡
大図およびそのＸ−Ｘ線における断面図である。

第１図は、本実施例の配線修正検査装置１を示しており
、図示しない真空ポンプ等によって負圧状態に維持され
る処理室２を有している。処理室２の内部には水平面に
おいて移動可能なＸＹステージ３が設けられている。こ
のＸＹステージ３の上面には試料としての半導体素子４
が回路形成面を上面とした状態で固定されている。本実
施例において、上記半導体素子４は回路形成面を同図上
方に露出した状態で載置されており、当該半導体素子４
の人出力信号はこの半導体素子４を固定するソケッ）４
Ａを通じて外部の信号検出部３２に取り出すことが可能
な構成となっている。

上記処理室２内において、ＸＹステージ３の直上には鏡
筒部５が立設されており、該鏡筒部５の内部上方にはイ
オンビーム照射源であるイオン源エミッタ６が設けられ
ている。このイオン源エミッタ６の内部にはガリウム（
Ｇａ）等の液状金属が充填され、これが引出し電極７へ
の所定電圧の印加によりＧａ＋等のイオンビーム８とし
て下方のＸＹステージ３の方向に照射可能となっている
。

上記鏡筒部５内において、イオンビームの照射経路には
電子レンズ＄よび偏向電極等で構成されたイオン光学系
１０が配置されており、上記イオン源エミッタ６から放
出されるイオンビーム８の集束および照射部位の制御が
行われる構造となっている。

処理室２の内部において、上記ＸＹステージ３の斜め上
方には、たとえばモリブデンカルボニル（Ｍｏ　（Ｃｏ
）　ａ　）あるいはヘキサカルボニヵルタングステン（
Ｗ　（Ｃｏ）　ｓ　）等の有機金属化合物からなる反応
ガス１１を処理室２内に適宜供給するガス供給手段１２
が設けられている。

また、処理室２内の上方において、上記ガス供給手段１
２と対向方向には検出器１３が配置されており、イオン
ビーム８の照射によって上記半導体素子４から発生する
二次電子３１の量を検出可能となっている。この検出器
１３によって検出された二次電子３１に関する情報は、
処理室２の外部に設けられた画像処理部１４に送出され
る。画像処理部１４では、たとえばイオン光学系１０か
ら得られるイオンビーム８の半導体素子４上における走
査位置と、上記二次電子３１の量に関する情報とからイ
オンビーム８の走査領域の画像を形成する。

本実施例では、上記の装置構成に加えて、ＸＹステージ
３内に予備加熱源として、ヒータ１６が内設されており
、ＸＹステージ３上の半導体素子４の表面を少なくとも
１００℃程度の温度状態に維持するよう制御されている
。

一方、処理室２内において、上記ＸＹステージ３の斜め
上方には、レーザ照射機構１７が設けられており、半導
体素子４の所定部位にレーザ光１８の照射が可能となっ
ている。このレーザ照射機構１７は、本実施例ではλ＝
６３２．８ｎｍのヘリウム・ネオン（Ｈｅ−Ｎｅ）レー
ザであり、照射パワーおよびパルス制御については、公
知のＡＯＭ　（Ａｃｏｕｓｔｏ−Ｏｐｔｉｃ　Ｍｏｄｕ
ｌａｔｏｒ　）技術（図示せず）を用いている。当該レ
ーザ照射機構１７より照射されるレーザ光１８は、試料
表面においてその最小ビーム径が約１μｍφ程度となる
ように制御されている。制御部２０は、前述の画像処理
部１４からの情報に基づいて、半導体素子４上における
イオンビーム８の走査軌跡を位置情報として算出し、こ
のイオンビーム８の走査軌跡を追跡しなからレーザ光１
８を走査する。すなわち、イオンビーム８の照射部位に
は続けてレーザ光１８が追跡照射されるようになってい
る。

本実オ例において、上記レーザ光１８の追跡照射の目的
は下記の２点にある。

第１に、イオンビーム８の照射によって析出形成された
金属配線（ジャンパ修正配線９４等）に対してアニール
を施すことにある。すなわち、従来技術でも説明したよ
うに、半導体素子４上における所定部位への金属配線の
形成は、上記処理室２内に反応ガス１１を満たした状態
で当該所定部位に対してイオンビーム８を複数回走査さ
せることによって反応ガス１１中の金属成分を析出させ
て行う。したがって、このようにして形成された修正金
属配線はイオンビーム８の走査毎に堆債された多層構造
となっており、比較的大きな層間抵抗を有している。こ
のような層間抵抗は、そのまま修正配線部分の配線抵抗
となり、信号遅延の要因となる。本実施例では、イオン
ビーム８の照射に引続き上記レーザ光１８によるアニー
ルを施すことによって、上記層間抵抗の低減が図られて
いる。本実施例においては、前述のＸＹステージ３内に
設けられたヒータＩ６によって、半導体素子４の表面は
既に予備加熱された状態となっているため、レーザ光１
８による局所加熱はその被照射部位を１８０℃〜２００
℃程度とすることができればよい。

レーザ光１８の追跡照射を行う第２の目的は、上記イオ
ンビーム８の走査によって形成された金属配線の形成状
態をレーザ光１８の照射によって生じる光励起電流の検
出によって検査するためである。すなわち、レーザ光１
８の照射により半導体素子４上の回路においては、光励
起電流（ＯＢＩ　Ｃ：０ｐｔｉｃａｌ　Ｂｅａｍ　Ｉｎ
ｄｕｃｅｄ　Ｃｕｒｒｅｎｔ）を生じることが知られて
いる。このようなレーザ光１８の照射を用いた回路検査
技術は、当該回路に対して非接触の状態で出力信号を取
り出すことができる点、大気中においても回路状態の解
析が可能である点、さらに素子表面の酸化膜におけるチ
ャージアップ現象を生じない点等の数々の利点を有して
いる。

本実施例においては、上記処理室２内のソヶッ）４Ａは
、処理室２外に設けられた信号検出部３２でその出力信
号を検出される構造となっている。

したがって、レーザ光１８の照射によって、金属配線の
アニールと、修正状態の検査とが同時に可能となり、修
正金属配線の検査に際して、別機構の装置を用意する必
要がない。

第５図は本実施例により製造されるバイポーラＬＳＩの
要部断面図である。

同図に示すように、本実施例のバイポーラＬＳＩにおい
ては、例えばｎ型シリコンからなる半導体チップ（半導
体基板）４１０表面に例えばｎ゛型の埋め込み層４２が
設けられ、この半導体チップ４１上に例えばｎ型シリコ
ンのエピタキシャル層４３が設けられている。このエピ
タキシャル層４３０所定部分には例えばＳｉＯ２膜のよ
うなフィールド絶縁膜４４が設けられており、これらに
よって素子間および素子内の各特性部の分離が行われて
いる。上記フィールド絶縁膜４４の下方には、例えばｐ
゛型のチャネルストッパ領域４５が設けられている。ま
た、このフィールド絶縁膜４４で囲まれた部分のエピタ
キシャル層４３中には、たとえばｐ型の真性ベース領域
４６及び例えばｐ°型のグラフトベース領域４７が設け
られている。

上記真性ベース領域４６中にはｎ゛型のエミッタ領域４
８が設けられている。このエミッタ領域４８と、上記真
性ベース領域４６と、該真性ベース領域４６の下方にお
けるエピタキシャル層４３および埋め込み層４２から成
るコレクタ領域とによってｎｐｎ型のバイポーラトラン
ジスタが構成されている。また同図中、符号４９は、埋
め込み層４２と接続されたｎ＋型のコレクタ取り出し領
域である。符号５０は、上記フィールド絶縁膜４４に連
設されているＳ＋Ｏｚ膜の如き絶縁膜であって、この絶
縁膜５０には上記グラフトベース領域４７、エミッタ領
域４８及びコレクタ取り出し領域４９に対応して、それ
ぞれ開口５０ａ〜５０ｃが穿設されている。この開口５
０ａ〜５０ｃを通じて上記グラフトベース領域４７に対
して多結晶シリコン膜から成るベース引出し電極５１が
接続されているとともに、上記エミッタ領域４８上に多
結晶シリコンエミッタ電極５２が設けられている。なお
、符号５３．５４は、例えば５１０２膜等の如き絶縁膜
である。

符号５５ａ〜５５ｃは、Ａｆ膜からなる第１層目の配線
であり、このうち配線５５ａは、絶縁膜５４に設けられ
た開口５４ａを通じてベース引出し電極５１に、配線５
５ｂは開口５４ｂを通じて多結晶シリコンエミッタ電極
５２に、配線５５ｃは開口５４ｃ及び上記開口５Ｑｃを
通じてコレクタ取り出し領域４９にそれぞれ接続されて
いる。

また、符号５６はＳｉＮ膜とスピンオングラス（ＳＯＧ
）膜と、５ｉ０２　膜とからなる層間絶縁膜であり、こ
れを構成する上記各層はプラズマＣＶＤ法によって形成
されたものである。この層間絶縁膜５６の上層には、例
えばＡｌ膜からなる第２層目の配線５７が設けられてお
り、この配線５７は上記層間絶縁膜５６に開設されたス
ルーホール５６ａを通じて上記配線５５Ｃに接続されて
いる。

なお、このスルーホール５６ａは、階段状の段差形状を
有し、かかる形状によってスルーホール５６ａにおける
配線５７のステップカバレージの向上を図っている。符
号５８は上記層間絶縁膜５６と同様な層間絶縁膜であり
、該層間絶縁膜５８の上層には、Ａｌ膜からなる第３層
目の配線５９３〜５９ｃが配設されている。この中で、
配線５９ａは、上記層間絶縁膜５８に開設されたスルー
ホール５８ａを通じて上記配線５７に接続された構造を
有している。符号６０は上記層間絶縁膜５６゜５８と同
様な層間絶縁膜であり、核層間絶縁膜６０の上層にはＡ
ｌ膜からなる第４層目の配線６１ａ〜６１Ｃが配設され
ている。これらの配線６１ａ〜６１Ｃは、上記に説明し
た下層の各配線に比較して層厚が大となるように構成さ
れており、該配線６１ａ〜６１Ｃによって大電流の供給
が可能となっている。例えば本実施例では層厚として２
ｐｍを有しており、各配線６１３．６１ｂ、６１０間の
溝幅は２μｍであり、したがってこの溝のアスペクト比
（溝の深さ／溝の幅）は１となり比較的大きな値で構成
されている。

符号６２は、例えば５ｉｎ２膜のような表面平坦化用の
絶縁膜であり、例えば５１０２膜のバイアススパッタや
、プラズマＣＶＤとスパッタエツチングとの組合せによ
り形成されたものである。

この絶縁膜６２によって上記配線６１ａ、６１ｂ。

６１ｃ間の溝は埋没されているため、絶縁膜６２の表面
はほぼ平坦な状態となっている。なお、絶縁膜６２とし
ては、例えば常圧ＣＶＤとスパッタエツチングの組合せ
により形成されたＰＳＧ（Ｐｈｏｓｐｈｏ−５ｉｌｉｃ
ａｔｅ　Ｇｌａｓｓ）膜、Ｂ　Ｓ　Ｇ　（Ｂｏｒｏ−３
ｉｌｉｃａｔｅ　Ｇｌａｓｓ　）膜、Ｂ　Ｐ　Ｓ　（Ｂ
ｏｒｏ−Ｐｈｏｓｐｈｏ−３ｉｌｉｃａｔｅ　Ｇｌａｓ
ｓ　）膜等のシリケートガラス膜を用いることも可能で
ある。この絶縁膜６２の上層には、プラズマＣＶＤ法に
より形成されたＳｉＮ膜６３が設けられている。ここで
、上記絶縁膜６２の表面は上記配線６１８〜６１ｃの間
の溝を含めて平坦化されているため、このＳｉＮ膜６３
０表面も平坦化されている。このため、ＳｉＮ膜６３の
膜厚および膜質も比較的均一化されている。したがって
、後述の最上層の保護膜６５も比較的平坦化された状態
となり、水分等の侵入しにくい耐湿性の高い半導体チッ
プ構造となっている。そのため、ＬＳＩのパッケージと
して非気密性封止型のパッケージを用いることが可能と
なっている。

上記ＳｉＮ膜６３の上層に形成されたＳｉＯ□膜６４は
、プラズマＣＶＤ法により形成されており、この両膜６
３および６４によってチップ保護用の保護膜６５が構成
されている。この場合、上記Ｓ＋Ｏ＊膜６４は、上記保
護膜６５に対する後述のクロム（Ｃｒ）膜６６の接着性
を確保するとともに、このＣｒ１ｌ１６６のドライエツ
チング時に上記ＳｉＮ膜６３がエツチングされてしまう
ことを防止するマスクとしての機能をも有している。

上記保護膜６５の一部には開口６５ａが開設されてふり
、この間口６５ａを通じて上記配線６１ｂ上にはＣｒ膜
６６が形成されている。さらに当該Ｃｒ膜６６の上層に
は、銅（Ｃｕ）−ｍ（Ｓｎ）系の金属間化合物１１６７
を台座として、ｐｂ−Ｓｎ合金系からなる半田バンプ６
８が設けられている。

第６図は上記第５図で示されるバイポーラＬＳＩを封止
したピングリッドアレイ　（ＰＧＡ）型ノくッケージを
示す断面図である。

同図で示すように、該ＰＧＡ型ノくツケージにおいては
、例えばムライト　（３ＡＩｌ＊　　０３　　・２Ｓｉ
０２）からなるチップキャリア６９上に半導体チップ４
１が上記半田バンブ６８を用いて接続されている。また
、半導体チップ４１の上方には炭化珪素（ＳｉＣ）から
なるキャップ７０が半田からなるろう材７１を介して配
置されており、上記キャップ７０とチンプキャリア６９
０表面との間にはエポキシ樹脂等の樹脂７２が充填され
て半導体チップ４１を封止した構造となっている。上記
キャップ７０は直接ろう材７１によって半導体チップ４
１の背面（素子が形成されていない側の面）と対面して
接合されているため、半導体チップ４１からキャンプ７
０への熱放散が効果的に行われる構造となっている。な
お、このようなノクツケージを図示しないモジニール基
板等に実装する場合には、上記キャップ７０の上面にさ
らに放熱フィン等を備えた構造としてもよい。なお、図
中、チップキャリア６９の下面より突出された符号７３
で示される人出力用ピンは、チップキャリア６９の内部
において形成された図示しない多層配線によって、上記
半田バンプ６８と導通されている。

したがって、半導体チップ４１は、上記入出力用ピン７
３を通じて駆動電源および信号の人出力が可能な構造と
なっている。

次に、以上に説明したバイポーラＬＳＩの製造工程につ
いてその一例を説明する。なお以下の工程では層間絶縁
膜６０を形成するまでの工程の説明は省略する。

第７図に示すように、層間絶縁膜６０上に配線６１ａ〜
６１ｃを形成した後、５ｉｎ２のバイアススパッタある
いはプラズマＣＶＤとスパッタエツチングの組合せによ
り５ｉＣｈ　膜の如き絶縁膜６２を形成する。既述のよ
うに、この絶縁膜６２の表面は比較的平坦化されている
。なお、配線６１ａ〜６１ｃ間の溝の深さおよび幅が例
えばそれぞれ２μｍであるとすると、Ｓ　１０２膜のバ
イアススパッタを用いて絶縁膜６２を形成する場合には
、その膜厚が３．５μｍ程度で略平坦な表面を得ること
ができる。またプラズマＣＶＤとスパッタエツチングと
の組合せにより絶縁膜６２を形成する場合には、その膜
厚が１．５μｍ程度で略平坦な表面を得ることができる
。

次に、第８図に示すように、上記絶縁膜６２の上方に膜
厚が５０００オングストロ一ム程度のＳｉＮ膜６３を形
成する。このようなＳｉＮ膜６３の形成は、たとえばプ
ラズマＣＶＤ法によって可能である。

続いて第９図に示すように、同じくプラズマＣＶＤ法に
より例えば膜厚が１μｍの５ｉＣｈ膜６４を形成し、保
護膜６５が完成する。

続いて、第１０図に示すように、上記保護膜６５の所定
部分をエツチング除去することにより、開口６５ａを開
設し、この部分に配線６１ｂの表面を露出させる。さら
に、上記露出表面上に蒸着等の手段によって膜厚が２０
００オングストロ一ム程度のＣｒ膜６６、膜厚が５００
オングストロ一ム程度のＣｕ膜７４、および膜厚が１０
００オングストローム程度の金（Ａｕ）膜７５を順次形
成した後、これらの各層７５．７４および６６をエツチ
ング処理により所定形状にパターンニングする。このよ
うに３層の各層を必要とする理由は、上記Ａｕ膜７５は
上言己Ｃｕ膜７４の酸化を防止するためであり、上記Ｃ
ｕ膜７４は半田バンブ６８の下地との濡れ性を確保する
ためである。また、上記Ａｕ膜７５及びＣｕ膜７４のエ
ツチング処理は、ウェットエツチングにより行い、Ｃｒ
膜６６のエツチングはＣＦ４　と０２との混合流体を用
いたドライエツチングにより可能である。このドライエ
ツチングの際には、上記ＳｉＯ２膜６４がエツチングス
トッパー、すなわちマスクとして機能するため、下層の
ＳｉＮ膜６３までもがエツチングされるのは防止される
。

次に、第１１図に示すように、上記ＳｉＯ□膜６４上に
所定形状のレジストパターン７６を形成した後、例えば
蒸着等の手段を通じてＰｂ膜７７およびＳｎ膜７８を順
次形成することにより、上記Ａｕ膜７５、Ｃｕ膜７４及
びＣｒ膜６６を覆った状態とする。これらのＰｂ膜７７
及びＳｎ膜７８の各膜厚の比率は、後に形成される半田
バンプ６８中のＳｎ含有率にしたがって選択的に行う。

続いて、上記レジストパターン７６を、その上部に形成
されたｐｂ膜７７及びＳｎ膜７８とともに除去（いわゆ
るリフトオフ）した後、所定の温度で熱処理を行う。こ
れによって上記ｐｂ膜７７とＳｎ膜７８とが合金化して
、前述の第５図に示したような略球状のＰｂ−Ｓｎ合金
系の半田バンプ６８が得られる。このような合金化の際
には、さらにＳｎ膜７８中のＳｎが、上記Ｃｕ膜膜種４
中Ｃｕと合金化することにより、半田バンプ６８と上記
Ｃｒ膜６６との間にＣｕ−３ｎ系の金属間化合物層６７
が形成される。これによって、半田バンプ６８の半導体
チップ４１上への接合強度が高められている。なお、上
記半田バンプ６８中には、実際には上記Ａｕ膜７５から
のＡｕ成分も微量ではあるが含有される結果となってい
る。

次に、本実施例の対象の一例であるＶＬＳＩ（Ｖｅｒｙ
　Ｌａｒｇｅ　５ｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）
の半導体チップ内の構成について説明する。

本実施例における半導体チップ４１は、メインフレーム
・コンピュータ　（超高速コンピユータ）のＣＰＵ部モ
の他の論理演算及びメモリ素子として用いられるもので
ある。したがって、多数の入出力端子が必要となり、２
００端子程度までのものは従来のワイヤボンディング法
によりチップキャリアに接続され、それ以上のものにつ
いては、第６図で説明したようなＣＣＢ　（Ｃｏｎｔｒ
ｏｌｌｅｄ−ｃｏｌｌａｐｓｅ　５ｏｌｄｅｒ　Ｂｕｍ
ｐｓ）法等により接続される。

半導体チップ４１のサイズは、１０ｍｍ〜２０ｍｍ角の
正方形あるいは長方形の板状で、その素子形成主面には
Ｅ　ＣＬ　（Ｅ！ｍ１ｔｔｅｒ−Ｃｏｕｐｌｅｄ　Ｌｏ
ｇｉｃ　）回路あるいはその他必要に応じてＣＭ　ＯＳ
　（Ｃｏｍｐｌｅｍｅｎｔｒｙ　ＭＯＳ）回路が形成さ
れてふり、いわゆるゲートアレイと同様の設計・製造方
式により要求仕様に対応したチップ内構成が選択される
。

第１２図は、このような半導体チップ上のＡ１第２〜第
４層目配線の構成を説明するための上面模式図である。

同図において、６１は第４層メタル配線群ＡＪ−４であ
り、主に同図Ｙ軸方向にチップ面を略縦断するように多
数本設けられている。

５９は第３層メタル配線群Ａｆｆｌ−３であり、主に同
図Ｘ軸方向に延設されている。５７は第２層メタル配線
群Ａ１−２であり、主に同図Ｙ軸方向に延設されている
。これらの各層Δβ配線群は、その一部だけを図示した
が、必要に応じてチップ上面全体に配設されている。８
１ａ〜８１ｇはそれぞれ、５０〜２００μｍ幅の電源配
線又は、基準電圧配線（ＥＣＬ（７）場合は、Ｖｔ５Ｌ
＝　　４Ｖ、Ｖｘｔ＝　　３　Ｖ、　Ｖｔｔ＝　　２　
Ｖ、　ＶＣＣＩ＋　ＶＣｅ２＋　Ｖｃｃ３＝ＯＶ）を示
している。また、８４Ｙは、それぞれがｌＯｐｍ幅の第
４層予備配線Ａｉ’Ｓ−４で、ここでは半導体チップ４
１の上面を略縦断するように設けられている。

８３ａ〜８３ｈは、５ｐｍピッチで３．５μｍ幅のＡＪ
！−３であり、相互接続の必要に応じて配置される。８
３Ｘは、５ピツチ毎に設けられた略チップ上面を嘆断す
るように延設された第３層予備配線Ａｌ５−３である。

これらフローティングの予備配線は、Ａｌ５−３とＡｌ
５−４とによってチップ面の略全域を網羅できるように
配設されている。８２ａ　〜８２ｆは、５．ｕｍピッチ
で３．５μｍ幅のＡｊ！−２であり、上記Ａｊ７−３と
関連して相互接続の必要に応じて配置される。

第１３図は、配線修正プロセス、サポート用ツールその
他の配置を示すレイアウト図である。

同図において、８５ａ及び８５ｂは、半導体チップ４１
上のパターンの原点と基準軸との角度θを検出するため
の原点検出用パターンであり、上記で説明したＡｌ−４
により形成される。８６は下層の形成状態を検査するた
めの試し掘り領域、８７ａは加工基準マーク、すなわち
層間ずれ検出用メタルパターンであり上記Ａｉ’−３に
よって形成されている。８７ｂも同様に層間ずれ検出用
メタルパターンであり、Ａｌ−４で形成されている。

同図中、８８ａ〜８８ｄは、それぞれ予備ゲ−トセル、
８９は配線修正履歴、製品仕様、品名、型名等を記録す
るためにマークあるいはパターンを形成する記録領域で
あり、例えばレーザＣＶＤ技術等によって文字、記号等
によって記録が行われる。

第１４図は予備ゲートセルの平面レイアウトの内、ＡＪ
−３よりなるアンテナ配線のみを示した平面図である。

同図において、９１ａ〜９１ｊは、それぞれアンテナ配
線ＡｆｌＡ−３を示している。

第１５図は上記予備ゲートセルの内蔵素子及びゲートの
模式回路図である。

同図において、ＳＲ，およびＳＲ２は予備抵抗、ＳＧ、
およびＳＧ、はＥＣＬ予備ゲートを示している。

次に、上記のようなゲートレベルにおいて、本実施例の
配線修正方法の各種パターンを説明する。

なお、以下に説明する各図はいずれもＥＣＬ回路の例で
ある。

第１６図は「入力Ｈｉｇｈクランプ」と呼ばれる配線修
正パターンを示す回路模式図であり、同図中、Ｇ２及び
Ｇ３　は既配線ゲート（同図ではＯＲゲートを示してい
る）、■４〜■８は各ゲートへの入力配線、０２　およ
びＯｌは各ゲートの出力配線、ＶＣＣは前述のＶ　ＣＣ
ｌ　〜ｖｃｃｓ　の内の一つである。同図では■、の入
力配線がＣ２において切断され、これがタングステン（
Ｗ）よりなるジャンパ修正配線Ｃ２によってＶ。。と接
続され、ゲートＧ２　の入力配線■、が“Ｈｉｇｈ状態
”にクランプされている。このようなジャンパ修正配線
Ｃの形成について本実施例の配線修正検査装置ｌが用い
られるが、その工程については後で詳述する。

第１７図は「逆出労使用」と称呼される配線修正パター
ンを示す回路模式図であり、同図においてＧ、およびＧ
５　は既配線ゲート、ＳＧは第１３図の８８ａ〜８８ｄ
の一つに対応する予備ゲートセル８８内の予備ゲート（
第１５図のＳＧ、及びＳＧ、に対応する）である。また
、■、〜１１４及びＩ　２４１　　Ｉ　２５は各ゲート
の入力配線、０．　、０５はそれぞれＧ４　及びＧ、の
出力配線、Ｃ３及びＣは上記第１６図で説明したものと
同様のジャンパ修正配線である。

第１８図は「予備ゲート追加」と称呼される修正パター
ンの模式回路図である。

同図において、Ｇ６〜Ｇ８　は既配線ゲート、ＳＧは先
の説明と同様に、予備ゲートセル８８内の予備ゲート、
Ｉｔｓ〜Ｉ２３はそれぞれのゲートの人力配線、０５　
はゲートＧ７　の出力配線、Ｃ５〜Ｃはそれぞれジャン
パ修正配線である。

次に、上記に説明したジャンパ修正配線ＣＩ〜Ｃ７の形
成、すなわち本発明における配線修正プロセスの一例を
説明する。

一般に、メインフレームコンピュータ等の開発に際して
は、数百種類もの論理ＬＳＩを同時に開発し、これらの
論理ＬＳＩを順次用いてシステムのデバッグ、調整を行
っている。この段階で、論理不良あるいは論理変更等の
必要が明かとなった場合には、速やかにＬＳＩの再作成
が必要となる。

本発明においては、ＣＣＢ電極（半田バンプ６８）形成
済（第５図参照）でかつダイシング（分割）が行われ、
チップ状態とされた半導体チップ４１（ＬＳＩ）を多数
ストックしておき、これらに対して上記各修正パターン
等を施すことによって、５〜３０時間程時間短時間でＬ
ＳＩの再作成が完了する。

ここで、上記第１６図〜第１８図に説明したような論理
ゲートにふける配線修正は、チップ状態に限らず、ウェ
ハ状態でも可能である。ウェハ状態で配線修正を行う場
合には、チップ状態に比べて位置決め（アライメント）
等が容易ではあるが、修正再作成までのターン・アラウ
ンド・タイムは長くなる。したがって、このようなデメ
リットが許容される分野においては、ウェハ状態での配
線修正も可能である。たとえばＷＳ　Ｉ　　（Ｗａｆｅ
ｒ　５Ｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ　）等のよう
に一枚のウェハでＬＳＩを形成する場合等にはウェハ状
態での配線修正が有効である。

さらに、チップ状態での配線修正に際しては、裸状態の
チップに限らず、チップキャリアあるいはパッケージ基
板にグイポンディングされた状態、あるいはワイヤボン
ディングがなされている状態での配線修正も可能である
。このような場合には修正再作成までのターン・アラウ
ンド・タイムは短縮される。このことはＴ　Ａ　Ｂ　（
Ｔａｐｅ　ＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）方式に
よる半導体チップについても同様であり、修正再作成ま
でのターン・アラウンド・タイムの短縮が可能である。

このような配線修正に際しては、たとえば第５図で示し
た状態に分割された予備チップを各品種についてストッ
クしておき、デバッグの結果に対応して修正を行う。

この場合には、まず第１３図の試し掘り領域８６にＦ　
Ｉ　Ｂ　（Ｆｏｃｕｓ　Ｉｏｎ　Ｂｅａｍ）によって試
し掘りを行い、その検出データを記憶する。更に、同図
８７ａ及び８７ｂの層間ずれ検出パターンを用いてＡＡ
−３およびΔβ−４の合わせずれを検出し、そのデータ
を記憶する。次に、同図８５ａ及び８５ｂの原点及びθ
検出パターンによりチップ上の設計パターン・データと
実パターンの原点及び軸を一致させる操作又は演算を行
い、それに従って、第１９図〜第２５図に示すような修
正を実行する。

第１９図は、第１２図及び第１３図に対応するチップ主
面の修正部分の上面拡大図である。同図において、８１
は比較的幅広いＡ、ｅ−４で構成される電源配線（基準
電圧配線を含Ｌ）であり、８３ｘはＸ軸方向に延設され
るＡｌ５−３すなわち第３層予備配線あるいは、Ａｌ−
３すなわち素子に連結済の第３層Ａｌ配線群の一つでも
よい）である。また、８４ＹはＹ方向に延設するＡｌＳ
４すなわち第４層Ａｌ予備配線、９６はＦＩＢによる縦
穴に形成されたモリブデン（Ｍｏ）の析出層である。こ
のようなＭｏ析出層９６の形成については後述する。

第２０図は上記第１９図のｘ−Ｘ線における断面図であ
る。同図において、５８は第３層の層間絶縁膜、８３Ｘ
は第３層予備配線、６０は第４層の層間絶縁膜、８１は
電源配線、６５はファイナルパッシベーションすなわち
保護膜、８４Ｙは第４層予備配線、９３は下地Ｃｒ（ク
ロム）膜である。

第２１図は他の修正技法を施した部分の上面拡大図であ
る。上記第１９図及び第２０図と異なる部分のみを説明
すると以下の通りである。

同図（第２１図）において、９９はＦＩＢによって加工
されたショート防止用の切欠溝、９７および９８は後に
詳述するＭＯ析出層、１００はこのＭｏ析出層９７およ
び９８との間を接続するジャンパ修正配線である。

第２２図は上記第２１図のＸ−Ｘ線における断面図であ
り、各符号については既に説明したので省略する。この
ような第２１図および第２２図に示す技法は、特に第３
層予備配線８３Ｘが第４層予備配線８４Ｙの直下まで延
設されていない場合、あるいは第３層予備配線８３Ｘが
一般のＡｆ−３で形成されている場合等に有効である。

第２３図〜第２５図はその他の修正技法を示しており、
第２３図は予備ゲートを用いた一例を示す平面図、第２
４図はその要部拡大図、第２５図は第２４図のｘ−Ｘ線
における断面図である。

第２３図において、８８は予備ゲートセル、９１ａ−ｊ
はＡｌ−３からなるアンテナ配線で、それぞれ前述の第
１５図のＳＧ＋　〜Ｓ　Ｇ２　、　　Ｓ　Ｒ＋〜ＳＲ２
のいずれかの端子にＡＩ！−２及びＡｌ−１を介して接
続されている。また同図中、８１はＡＮ−４からなる電
源配線、８４Ｙは第４層予備配線Ａｊ’Ｓ−４，８３Ｘ
は第３層予備配線８３Ｘ３を示している。なお、図中１
点鎖線の円形状で囲まれた符号ｌｏｔで示す部分は配線
修正を行う際の要部であり、第２４図および第２５図で
示す部分である。

第２４図および第２５図における１０２および１０３は
ＭＯ析出層、１０４はジャンノく修正配線である。

次に、以上の各図で説明したＭｏ析出層９６゜９７．９
８，１０２，１０３およびジャンノで修正配線１００．
１０４の生成プロセスについて詳述する。

第２図はＭＯ析出層並びにジャンパ修正配線の形成プロ
セスを示す要部断面図である。

まず、試料としての半導体素子４を処理室２内のＸＹス
テージ３上に配置されたソケット４Ａに装着する。この
とき、上記の如き半導体素子４は、前述のように、メイ
ンフレームコンピュータ（超高速コンピュータ）のＣＰ
Ｕ部その他の論理素子として用いられるものであり、こ
のような同一構成の半導体素子４が複数組形成されてい
るものとする。このうちの任意の一組を用いてデバッグ
検査を行い、当該検査データに基づいて、上記では使用
しなかった他の組の半導体素子４を用いて配線修正を行
いて論理変更を実現するものである。

まず、先のデバッグ検査で確認された検査データに基づ
いて、修正対象部分の座標を決定した後、排気管３４を
通じて処理室２内を排気し、所定の高真空状性（たとえ
ば、１３３．３２２Ｘ１０−”〜１０−’Ｐａ　（１０
−’　〜１０−’Ｔｏ　ｒ　ｒ）を得る。

この状態で制御部２０の制御に基づいて、イオンビーム
８を当該修正箇所に対して照射して、第２図（ａ）に示
すように当該半導体素子４上に保護膜６５を貫通するス
ルーホール９２を穿設加工する。

このようなスルーホール９２の穿設は、イオンビーム８
が保護膜６５に照射され、保護膜の粒子をスパッタエツ
チングすることによって行われる。

当該エツチング処理時において、半導体素子４上の照射
部位から発生される二次電子３１は、検出器１３を通じ
て観測され、たとえば検出される二次電子３１が、保護
膜２６を構成する物質から配線６１を構成する物質に変
化することによって、検出器１３がこれを検出して制御
部２０は、その変化によってイオンビーム８の照射を停
止する。

このようにして穿設されたスルーホール９２は、例えば
直径約５μｍ、深さ約１０μｍ程度であり、層間絶縁膜
６０上に形成された配線６１を上層に引き出すためのも
のであり、該スルーホール９２の底面に配線６１の表面
が露出された状態となっている。

次に、第２図ら）に示すように、保護膜６５およびスル
ーホール９２の内周面ならびに露出状態となっている配
線６１の表面を、アルゴン（Ａｒ）雰囲気（ｌＰａ）に
てスパッタ・エツチングを行った後に、その全面にクロ
ム（Ｃｒ）をスパッタリングによって２００〜３００オ
ングストロ一ム程度の膜厚で被着させ、Ｃｒ下ｉ！！！
膜９３を形成する。

以上のようなＣｒ下地膜９３を形成した状態で、処理室
２内の半導体素子４の表面がモリブデンカルボニル（Ｍ
Ｏ（ｃｏ）６）あるいはヘキサヵルボニカルタングステ
ン（Ｗ　（Ｃ−０）　ｓ　）からなる反応ガス１１の雰
囲気で覆われる。続いて、制御１２０の制御によって、
イオンビーム８がイオン源エミッタ６より放出され、上
記スルーホール９２の底面の配線６１上に、ビーム径を
直径約３μｍ程度に絞ったイオンビーム８が照射される
。このとき、上記イオンビーム８の照射によって反応ガ
ス１１中の金属成分、たとえばＭｏ（Ｃｏ）ｓが分解さ
れ、この成分中のＭｏが配線６１０表面に析出される（
第２図（Ｃ））。イオンビーム８の照射によって配線６
上のＭｏ析出層９６は次第に成長し、スルーホール９２
を完全に埋設した状態となる。このような析出層９６が
所定の高さｈ（例えばｈ＝０．３μｍ〜１．０μｍ）に
達ルた段階で、Ｍｏ析出層９６の生成が停止される（第
２図（ｄ））。

続いて、イオンと一ム８の走査によって上記Ｃｒ下地膜
９４に沿って水平方向にジャンパ修正配線９４が形成さ
れる（第２図（ｅ））。本実施例においては、上記イオ
ンビーム８の走査軌跡を追跡するように、レーザ光１８
の走査照射が行われる。

特にレーザ光１８の照射方向は、第３図に示すように、
上記ジャンパ修正配線９４の延設方向に対して直交する
方向に走査されている。すなわち同図においては、ジャ
ンパ修正配線９４がＹ方向に延設されており、これに対
してレーザ光１８の照射はその直交方向であるＸ方向、
すなわちジャンパ修正配線９４の幅方向を走査するよう
に制御されている。

第３図に示すように、ジャンパ修正配線９４に対してそ
の延設方向とは直交方向にレーデ光Ｉ８を走査させるこ
とによって、アニールとともにその方向に対して高い金
属分子の結合強度を得られる。したがって、保護膜６５
の表面に段差等を生じている場合であっても、本実施例
によれば配線途中のクラックの発生を防止でき、信頼性
の高い配線修正が可能となる。さらに、本実施例によれ
ば上記ジャンパ修正配線９４の形成時において、ＸＹス
テージ３に内設された予備加熱手段としてのヒータ１６
によって半導体素子４０表面が３００℃程度に加熱され
た状態となっている。したがって、レーザ光１８の照射
によってジャンパ修正配線９４を構成するＭｏはアニー
ルされるため、ジャンパ修正配′ａ９４内における層間
抵抗が低減されるとともに、配線強度も高められる。

上記レーザ光１８の照射によるジャンパ修正配線９４の
アニールと同期して、信号検出部３２においては、上記
レーザ光１８の照射によって生じた光励起電流によって
生じる半導体素子４からの出力信号が検出される。この
ような出力信号の波形とこれに対応するロジックステー
トを示したものが第４図である。当該出力信号の検出に
よって、上記ジャンパ修正配線９４の形成に基づく新た
な論理形成が所期の期待値通りとなっているか否かが判
定される。このような論理判定を通して、本実施例によ
るジャンパ修正配線９４の形成状態の良否が検査される
。

上記のようにしてジャンパ修正配線９４の再形成および
検査を完了した後、ジャンパ修正配線９４をマスクとし
てＡｒ雰囲気のスパッタリング処理を行い、不要部分９
５のＣｒ下地膜９３を除去する（第２図（ｆ））。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

たとえば、実施例において半導体素子４としては、パッ
ケージ組立の完了した半導体装置構造のものとして説明
したが、ウニ／％状態のものあるいは実装基板に装着さ
れた状態のものであってもよい。

また、実施例中では、レーザ光１８の照射によるジャン
パ修正配線９４のアニール処理と、光励起電流の発生に
基づく出力信号の検出とを同時に行う場合について説明
したが、アニール処理と光励起電流の発生とは異なるレ
ーザ光によって実現するものであってもよい。

以上の説明では主として本発明者によってなされた発明
をその利用分野である、いわゆる論理素子における論理
変更等の際の配線修正に適用した場合について説明した
が、これに限定されるものではなく、たとえばメモリ素
子におけるビット救済等における配線修正にも適用でき
る。

〔発明の効果〕

本願に右いて開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち第１に、イオンビームによる金属配線の加工・
修正工程の際に、レーザ光の照射によるアニールを実施
できるため、修正後の配線の層間抵抗を低減して、高速
動作の可能な半導体装置を提供することができる。

また第２に、イオンビームによる配線の加工・修正、さ
らにレーザ光の照射による当該修正配線のアニール並び
に修正状態の検査を単一の装置構成で実現できるため、
配線修正工程を極めて効率的に行うことができる。

第３に、イオンビーム照射によって修正された金属配線
部分へのレーザ光の照射によって当該修正配線のアニー
ルと、これによって生じる光励起電流の測定による修正
状態の測定とを同時に行うことができるため、効率的な
配線修正工程が実行できる。

第４に、Ｖ、ＬＳＩ形半導体装置の開発・製造を極めて
短期間で行うことが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例である配線修正検査装置を示
す概略構成図、 第２図（ａ）〜（ｆ）は本実施例における配線修正工程
を示す要部断面図、 第３図は同じく配線修正工程を示す要部斜視図、第４図
は本実施例で得られる出力信号とそのロジックステート
とを示す説明図、 第５図は本実施例により製造されるバイポーラＬＳＩの
要部断面図、 第６図は上記第５図で示されるバイポーラＬＳＩを封止
したピングリッドアレイ　（ＰＧＡ）型パッケージを示
す断面図、 第７図〜第１１図は上記バイポーラＬＳＩの上層部の形
成工程を順次示す要部断面図、第１２図は上記バイポー
ラＬＳＩにおける半導体チップ上のＡβ第２〜第４層配
線の構成を示す上面模式図、 第１３図は同じく半導体チップ上における配線修正プロ
セス、サポート用ツールその他の配置状態を示すレイア
ウト図、 第１４図は予備ゲートセルの平面配置のうち、Ａｌ−３
よりなるアンテナ配線のみを示した平面、図、 第１５図は予備ゲートセルのうち、内蔵素子およびゲー
トを示した模式回路図、 第１６図、第１７図および第１８図はそれぞれ各種のゲ
ートの修正パターンを示す模式回路図、第１９図は上記
第１２図および第１３図に対応する半導体チップ主面の
修正部分を示す上面拡大図、 第２０図は上記第１９図のＸ−Ｘ線における断面図、 第２１図は他の修正技法を施した半導体チップ主面の上
面部分拡大図、 第２２図は上記第２１図のｘ−Ｘ線における断面図、 第２３図、第２４図および第２５図はその他の修正技法
、特に予備ゲートを用いた一例の平面図、要部拡大図お
よびそのｘ−Ｘ線における断面図である。 １・・・配線修正検査装置、２・・・処理室、３・・・
ＸＹステージ、４・・・半導体素子、４Ａ・・・ソケッ
ト、５・・・鏡筒部、６・・・イオン源エミッタ、７・
・・引出し電極、８・・・イオンビーム、１０・・・イ
オン光学系、１１・・・反応ガス、１２・・・ガス供給
手段、１３・・・検出器、１４・・・画像処理部、１６
・・・ヒータ（予備加熱源）、１７・・・レーザ照射機
構、１８・・・レーザ光、２０・・・制御部、３１・・
・二次電子、３２・・・信号検出部、３４・・・排気管
、４１・・・半導体チップ（半導体基板）、４２・・・
埋め込み層、４３・・・エピタキシャル層、４４・・・
フィールド絶縁膜、４５・・・チャネルストッパ領域、
４６・・・真性ベース領域、４７・・・グラフトベース
領域、４８・・・エミッタ領域、４９・・・コレクタ取
り出し領域、５０・・・絶縁膜、５０ａ〜５０Ｃ・・・
開口、５１・・・ベース引出し電極、５２・・・多結晶
シリコンエミッタ電極、５３．５４・・・絶縁膜、５４
ａ〜５４ｃ・・・開口、５５ａ〜５５Ｃ・・・配線（第
１層目）、５６・・・層間絶縁膜、５６ａ・・・スルー
ホール、５７・・・配線（第２層目）、５８・・・層間
絶縁膜、５８ａ・・・スルーホール、５９．５９ａ　〜
５９Ｃ・・・配線（第３層目）、６０・・・層間絶縁膜
、６１．６１ａ　〜６１ｃ・・・配線（第４層目）、６
２・・・絶縁膜、６３・・・ＳｉＮ膜、６４・・・Ｓ１
０．膜、６５・・・保護膜、６５ａ・・・開口、６６・
・・クロム（Ｃｒ）膜、６７・・・金属間化合物層、６
８・・・半田バンプ、６９・・・チップキャリア、７０
・・・キャップ、７１・・・ろう材、７２・・・樹脂、
７３・・・入出力用ピン、７４・・・Ｃｕ膜、７５・・
・Ａｕ膜、７６・・・レジストパターン、７７・・・Ｐ
ｂ膜、７８・・・Ｓｎ膜、８１・・・電源配線、８１３
〜８１ｇ・・・電源配線・基準電圧配線、８２ａ〜８２
ｆ・・・第２層メタル配線群（Ａｌ−２）、８３ａ〜８
３ｈ・・・第３層メタル配線ｕ　（ＡＩｌ−３）　、８
３Ｘ・・・第３層予備配線、８４Ｙ・・・第４層予備配
線（Ａｚｓ−４）、８５ａ、８５ｂ・・・原点検出用パ
ターン、８６・・・試し堀り領域、８７ａ・・・加工基
準マーク、８７ｂ・・・層間ずれ検出用メタルパターン
、８８．８８ａ　〜８８ｄ・・・予備ゲートセル、８９
・・・記録領域、９１ａ〜９１ｊ・・・アンテナ’配線
、９２・・・スルーホール、９３・・・Ｃｒ下地膜、９
４・・・ジャンパ修正配線、９６．９７．９８・・・Ｍ
Ｏ析出層、９９・・・切欠溝、１００・・・ジャンパ修
正配線、１０１・・・配線修正要部、１０２，１０３・
・・ＭＯ析出層、１０４・・・ジャンパ修正配線。 代理人　弁理士　筒　井　大　和 第 図 第 図 第 図 第 図 第 図 第 図 ４８（ｎつ 第 図 ｊに 図 第 図 第 図 第 図 ｃｃ 第 図 第 図 ３ｇ 図 第 図 第 図 ｊ疼 図 ４Ｙ

Claims (1)

1. 【特許請求の範囲】 １、半導体素子の収容される処理空間と、半導体素子の
   所定表面に対して金属配線の加工および再形成を施すイ
   オンビームを照射するイオンビーム照射源と、イオンビ
   ームの照射範囲にアニール光およびレーザプローブ検査
   光としてのレーザ光を照射するレーザ光照射源とを備え
   た配線修正検査装置。 ２、上記処理空間において半導体素子の載置されるステ
   ージを備えており、該ステージには上記半導体素子を所
   定温度に高める加熱源を有していることを特徴とする請
   求項１記載の配線修正検査装置。 ３、上記処理空間に収容された半導体素子の出力信号の
   変化を検出する検出手段を備えていることを特徴とする
   請求項１記載の配線修正検査装置。 ４、処理空間内に収容された半導体素子の所定表面に対
   してイオンビームを照射して金属配線の加工・再形成を
   行った後、レーザ光の照射によって修正後の金属配線の
   アニールを行うとともに、当該半導体素子からの出力信
   号を検出し、該出力信号より上記レーザ光の照射によっ
   て生じる光励起電流を測定して修正配線の良否を判定す
   ることを特徴とする配線修正検査方法。 ５、上記レーザ光の照射による金属配線のアニールと当
   該レーザ光の照射によって生じる光励起電流の測定は同
   時に行われることを特徴とする請求項４記載の配線修正
   方法。 ６、上記レーザ光の照射は上記半導体素子上で再形成さ
   れた金属配線の延設方向に対して直交する方向に走査さ
   れることを特徴とする請求項４記載の配線修正方法。 ７、上記金属配線のアニールは少なくとも修正配線箇所
   に対して３００℃以上の加熱を施すことにより行うこと
   を特徴とする請求項４記載の配線修正方法。 ８、同一の回路構成を有する半導体素子を少なくとも２
   組以上用意し、任意の１組の半導体素子を用いてパッケ
   ージの組立および実装を行った後、これを作動させてデ
   バツグを行い、当該デバッグにより得られた検査データ
   を基に他の組の半導体素子の金属配線の加工・修正を行
   う際に、当該半導体素子の所定表面に対してイオンビー
   ムを照射して金属配線の加工・再形成を行った後、レー
   ザ光の照射によって修正後の金属配線のアニールを行う
   とともに、当該半導体素子からの出力信号を検出し、該
   出力信号より上記レーザ光の照射によって生じる光励起
   電流を測定して修正配線の良否を確認することを特徴と
   するＶＬＳＩ形半導体装置の製造方法。