JP2705950B2

JP2705950B2 - 半導体装置の製造方法

Info

Publication number: JP2705950B2
Application number: JP63235587A
Authority: JP
Inventors: 好彦岡本; 洋一竹花
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-09-19
Filing date: 1988-09-19
Publication date: 1998-01-28
Anticipated expiration: 2013-01-28
Also published as: JPH0282530A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、レーザビームの照射によるLSIなどの半導
体基板の製造、特に欠陥ビット救済あるいはロジック変
更等における追加配線の形成時の穴埋め終点検出および
クラック防止に適用して特に有効な技術に関する。

〔従来の技術〕

レーザビームの照射による金属析出膜の形成技術につ
いて記載されている例としては、昭和62年４月発行、レ
ーザ協会会報第12巻２号「レーザ直描配線技術のLSI応
用」と題される論文がある。

上記論文をはじめとして、レーザビームの照射によっ
てフォトマスクあるいは半導体ウエハ等の試料上に、配
線の加工・修正を行う技術が近年注目されている。

このようなレーザCVD装置を用いた配線加工・修正技
術では、試料（半導体ウエハ）の周囲に、例えばモリブ
デンカルボニル（Mo（CO）_６）からなるガスを満たし、
レーザビームの照射によって上記試料上に配線材料であ
るモリブデン（Mo）の選択的な析出を行っている。

上記のような配線形成に際しては、まず下層配線との
導通を実現するために、対象となる下層配線位置までス
ルーホールを開穴し、このスルーホール内に上記レーザ
ビームの照射を行いスルーホール内にMo等の金属層を析
出生成させて下層から試料表面への配線引出しを行った
後、引続き素子表面に配線を這わせるようにしてMoによ
る金属膜の析出（新規配線形成）を行い、目的の他の配
線との接続を行う工程が一般的である。

〔発明が解決しようとする課題〕

ところが、上記工程時において、下記の２つの課題が
存在することが本発明者等によって見い出された。

第１は、試料表面に配線を形成する際に、レーザビー
ムの照射はMo等の析出膜（新規配線）の延設方向に対し
て平行方向に走査させる方式としているものが一般的で
あったが、試料表面は、下層の配線形成状態が反映して
段差等を生じている場合があり、このような部分では上
記析出配線の延設方向とは直交する方向にクラックを生
じ易く、析出配線における断線等の不良要因となってい
た。すなわち、レーザビームの照射による析出配線は、
配線の延設方向に対して直交方向には機械的強度が弱
く、クラック等を生じ易い特性を有していることが見い
出されたのである。

第２は、下層の配線引出し時、すなわちスルーホール
内に析出層を生成させる際に、析出終点検出が極めて困
難であるために、金属析出層による配線引出し高さ、す
なわち析出膜厚を一定に制御できず、それに続く新規配
線との境界領域で段差を生じ、これによりクラックを生
じ易い状態となり、電気的信頼性の高い配線引出しを行
うことが難しい状態となっていた。

本発明は、上記課題に着目してなされたものであり、
その目的は、第１に試料表面に形成された析出膜による
配線中にクラックが生じることを防止し、第２にスルー
ホール内の金属層の析出時における終点検出を確実に行
い配線引出し部と上記配線との境界領域にクラックが生
じることを防止し、これらによりレーザビームによる配
線修正技術の信頼性向上を実現することにある。

本発明の上記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、概ね次のとおりである。

すなわち、第１に、試料つまり半導体基板の表面に配
線を形成する際に、配線の延設方向に対して直交方向に
レーザビームの走査を繰り返しながら配線形成を行うも
のである。

第２に、試料上にレーザビームの照射により金属を析
出させる際に、試料上へのレーザビームの照射音の変化
を測定して、析出膜厚の制御を行うものである。

〔作用〕

上記した第１の手段によれば、レーザビームを析出配
線の延設方向に対して直交方向、すなわちクラックの生
じ易い方向と平行に走査させることによって、延設方向
の金属分子結合における結合強度が高まり、析出配線の
断線あるいは一部欠損による高抵抗化が防止できる。

また第２の手段によれば、レーザビームの照射音の変
化を測定することにより、析出量の変化が測定可能とな
り、この結果、析出層の形成における終点検出の把握が
容易となる。そのため、終点検出が困難であることに起
因する析出層厚の不均一およびこれに起因する析出膜と
析出配線との境界領域におけるクラックの発生等を有効
に防止できる。

〔実施例〕

第１図は本発明の一実施例であるレーザCVD装置を示
す構成図である。

本実施例のレーザCVD装置１は、処理系と制御系とか
らなり処理系は同図中上方にレーザ光源２を備えた作業
室４を有している。このレーザ光源２はたとえばレーザ
出力200mW、連続発振高出力のアルゴン（Ar）レーザ光
源２であり、室外のレーザ光学系コントローラ３によっ
てその出力等を制御されている。

上記作業室４内は真空コントローラ５によって制御さ
れるターボ分子ポンプ６によって所定の負圧条件（たと
えば10Pa程度）とすることが可能にされている。作業室
４内にはXYステージ７が配置されており、該XYステージ
７は室外のXYステージコントローラ８およびXYステージ
ドライバ10によって所定方向への水平移動制御が可能な
構造とされている。XYステージ７の内部にはヒータ等の
加熱手段９を有しており、試料13の表面を300℃程度の
高温条件とすることが可能となっている。XYステージ７
の上面には試料13が載置されるようになっており、当該
試料13は後述の予備室14より、自動搬送システムコント
ローラ12によって制御される自動搬送システム11によっ
てXYステージ７上に提供される構造となっている。ここ
で、本実施例で用いられる試料13としては、配線修正が
可能な状態、すなわち素子形成面が露出されているもの
であれば、半導体チップ、半導体ウエハあるいはパッケ
ージ組立状態の半導体装置等いかなるものであってもよ
い。このような試料13は、上記作業室４の側部に設けら
れた予備室14より上記自動搬送システム11を介してXYス
テージ７上に載置される。予備室14と作業室４とはシャ
ッタ機構15により互いに独立された構造となっており、
予備室14は独自に備えられたターボ分子ポンプ６によっ
て作業室４から独立した負圧状態を実現できる構造とな
っている。したがって、作業室４では負圧状態を維持し
ながら、予備室14を常圧に高め、外部からの試料13の供
給を行った後に、予備室14を気密状態として作業室４と
等しい負圧状態を実現し、その後、シャッタ機構15を通
じて予備室14から作業室４への試料13の搬送供給が可能
となっている。

上記作業室４の上方に配置されたレーザ光源２と上記
XYステージ７との間のレーザビームLBの光路の途中には
変調ユニット16が配設されている。このような変調ユニ
ット16として、本実施例ではAOモジュレータ（Acoust−
Optic Modulator）を用いている。当該AOモジュレータ
を用いた変調原理について簡単に説明すると、レーザ光
源２からのレーザビームLBに所定周期の振幅を与えるも
のであり、その原理は第４図に示す通りである。すなわ
ち、レーザビームLBの通過可能なガラス体17をレーザビ
ームLBの入射角θの位置に配置する。この状態でガラス
体17の一端に配置された圧電素子18に対して所定周波数
の交流電流を流して電気的な振動を加えると、ガラス体
17は振動により疎密波すなわち屈折率の周期的変化を生
じ、これが回折格子として機能し、所定振幅の回析ビー
ム光が生成されるものである。本実施例では、試料13上
へのレーザビームLBの照射に際して、たとえばＸ方向の
レーザビームLBの走査幅は上記のような変調ユニット16
により決定され、Ｙ方向の移動はXYステージ７のＹ方向
への移動制御によって実現される構造となっている。な
お、上記変調ユニット16は、室外のAOスキャンコントロ
ーラ20によって制御されている。

作業室４の斜め上方よりXYステージ７の上面方向には
ガス銃コントローラ19によって制御されるガス銃21（反
応ガス供給手段）が配置されており、XYステージ７上に
載置された試料13に対してモリブデンカルボニル（Mo
（CO）_６）からなる反応ガスGsを供給可能としている。
ここで、レーザCVDの原理について簡単に説明すると、
所定の負圧状態中に載置された試料表面に上記Mo（Co）
_６のようなカルボニル基を含んだ有機金属からなる反応
ガスGsを満たし、試料の所定部位にレーザビームLBの照
射を行うと、反応ガスGsの成分が光分解されてその中の
金属成分（モリブデン（Mo））が試料13上の照射部分に
析出するという性質を利用したものである。電気的に導
電性を有するMoは半導体チップ上の配線材料として有用
であり、かかる技術によって後述のMo析出層96およびジ
ャンパ修正配線94の形成が可能となり、論理素子におけ
るロジックの変更、メモリ素子等におけるビット救済が
実現されている。

なお、本実施例のレーザCVD装置１の他の特徴的な点
として、XYステージ７のステージ面上の側方においてAE
センサ22が配置され、その上方にはマイクロフォン23が
配置されている。これらのAEセンサ22ならびにマイクロ
フォン23は、レーザビームLBの試料13への照射音を収集
するためのものであり、これらのAEセンサ22ならびにマ
イクロフォン23からの検出音は室外のAEアンプ24によっ
て増幅された後、バンドパスフィルタ25によってノイズ
除去が行われた後、A/Dコンバータ26によってデジタル
信号に変換され、制御用コンピュータシステム27に送ら
れる。

光を物体に照射した際に照射音を発生する、いわゆる
フォトアコウスティック・エミッション（photoacousti
c emission）現象については、既に知られた現象であ
り、パルスレーザ等で試料13の加工を行う際に、加工音
が発生することも経験的に知られている。本実施例で用
いられるマイクロフォン23はその周波数特性が10Hz〜20
kHz程度の範囲のものであり、比較的低周波の検出音を
収集するためのものである。またAEセンサ22はその周波
数特性が100kHz〜1MHz程度の範囲のものであり、高周波
領域の検出音を収集するためのものである。これらの検
出音は上記のようにデジタル信号として上記制御用コン
ピュータシステム27に送出される。この制御用コンピュ
ータシステム27では、予めサンプリングされた検出信号
によって得られたしきい値と、上記実際の検出音からの
信号とを比較して、Mo析出層96の成長時における終点検
出が行われる。

なお、上記各部の主制御を行う制御用コンピュータシ
ステム27は、CRT28、キーボード29、マウス30、あるい
はフロッピィーディスク31等の入出力手段を有してお
り、これらの入出力手段を通じてオペレータの指示の入
力あるいは処理実行結果の表示および記録等が可能とな
っている。

第５図は本実施例により製造されるバイポーラLSIの
要部断面図である。

同図に示すように、本実施例のバイポーラLSIにおい
ては、例えばｐ型シリコンからなる半導体チップ（半導
体基板）41の表面に例えばn⁺型の埋め込み層42が設けら
れ、この半導体チップ41上に例えばｎ型シリコンのエピ
タキシャル層43が設けられている。このエピタキシャル
層43の所定部分には例えばSiO₂膜のようなフィールド絶
縁膜44が設けられており、これらによって素子間および
素子内の各特性部の分離が行われている。上記フィール
ド絶縁膜44の下方には、例えばp⁺型のチャネルストッパ
領域45が設けられている。また、このフィールド絶縁膜
44で囲まれた部分のエピタキシャル層43中には、たとえ
ばｐ型の真性ベース領域46及び例えばp⁺型のグラフトベ
ース領域47が設けられている。上記真性ベース領域46中
にはn⁺型のエミッタ領域48が設けられている。このエミ
ッタ領域48と、上記真性ベース領域46と、該真性ベース
領域46の下方におけるエピタキシャル層43および埋め込
み層42から成るコレクタ領域とによってnpn型のバイポ
ーラトランジスタが構成されている。また同図中、符号
49は、埋め込み層42と接続されたn⁺型のコレクタ取り出
し領域である。符号50は、上記フィールド絶縁膜44に連
設されているSiO₂膜の如き絶縁膜であって、この絶縁膜
50には上記グラフトベース領域47、エミッタ領域48及び
コレクタ取り出し領域49に対応して、それぞれ開口50a
〜50cが穿設されている。この開口50a〜50cを通じて上
記グラフトベース領域47に対して多結晶シリコン膜から
成るベース引出し電極51が接続されているとともに、上
記エミッタ領域48上に多結晶シリコンエミッタ電極52が
設けられている。なお、符号53,54は、例えばSiO₂膜等
の如き絶縁膜である。

符号55a〜55cは、Al膜からなる第１層目の配線であ
り、このうち配線55aは、絶縁膜54に設けられた開口54a
を通じてベース引出し電極51に、配線55bは開口54bを通
じて多結晶シリコンエミッタ電極52に、配線55cは開口5
4c及び上記開口50cを通じてコレクタ取り出し領域49に
それぞれ接続されている。また、符号56はSiN膜とスピ
ンオングラス（SOG）膜と、SiO₂膜とからなる層間絶縁
膜であり、これを構成する上記各膜はプラズマCVD法に
よって形成されたものである。この層間絶縁膜56の上層
には、例えばAl膜からなる第２層目の配線57が設けられ
ており、この配線57は上記層間絶縁膜56に開設されたス
ルーホール56aを通じて上記配線55cに接続されている。
なお、このスルーホール56aは、階段状の段差形状を有
し、かかる形状によってスルーホール56aにおける配線5
7のステップカバレージの向上を図っている。符号58は
上記層間絶縁膜56と同様な層間絶縁膜であり、該層間絶
縁膜58の上層には、Al膜からなる第３層目の配線59a〜5
9cが配設されている。この中で、配線59aは、上記層間
絶縁膜58に開設されたスルーホール58aを通じて上記配
線57に接続された構造を有している。符号60は上記層間
絶縁膜56,58と同様な層間絶縁膜であり、該層間絶縁膜6
0の上層にはAl膜からなる第４層目の配線61a〜61cが配
設されている。これらの配線61a〜61cは、上記に説明し
た下層の各配線に比較して層厚が大となるように構成さ
れており、該配線61a〜61cによって大電流の供給が可能
となっている。例えば本実施例では膜厚として２μｍを
有しており、各配線61a,61b,61c間の溝幅は２μｍであ
り、したがってこの溝のアスペクト比（溝の深さ／溝の
幅）は１となり比較的大きな値で構成されている。

符号62は、例えばSiO₂膜のような表面平坦化用の絶縁
膜であり、例えばSiO₂膜のバイアススパッタや、プラズ
マCVDとスパッタエッチングとの組合せにより形成され
たものである。この絶縁膜62によって上記配線61a,61b,
61c間の溝は埋没されているため、絶縁膜62の表面はほ
ぼ平坦な状態となっている。なお、絶縁膜62としては、
例えば常圧CVDとスパッタエッチングの組合せにより形
成されたPSG（Phospho−Silicate Glass）膜、BSG（Bor
o−Silicate Glass）膜、BPS（Boro−Phospho−Silicat
e Glass）膜等のシリケートガラス膜を用いることも可
能である。この絶縁膜62の上層には、プラズマCVD法に
より形成されたSiN膜63が設けられている。ここで、上
記絶縁膜62の表面は上記配線61a〜61cの間の溝を含めて
平坦化されているため、このSiN膜63の表面も平坦化さ
れている。このため、SiN膜63の膜厚および膜質も比較
的均一化されている。したがって、後述の最上層の保護
膜65も比較的平坦化された状態となり、水分等の侵入し
にくい耐湿性の高い半導体チップ構造となっている。そ
のため、LSIのパッケージとして非気密性封止型のパッ
ケージを用いることが可能となっている。

上記SiN膜63の上層に形成されたSiO₂膜64は、プラズ
マCVD法により形成されており、この両膜63および64に
よってチップ保護用の保護膜65が構成されている。この
場合、上記SiO₂膜64は、上記保護膜65に対する後述のク
ロム（Cr）膜66の接着性を確保するとともに、このCr膜
66のドライエッチング時に上記SiN膜63がエッチングさ
れてしまうことを防止するマスクとしての機能をも有し
ている。

上記保護膜65の一部には開口65aが開設されており、
この開口65aを通じて上記配線61b上にはCr膜66が形成さ
れている。さらに当該Cr膜66の上層には、銅（Cu）−錫
（Sn）系の金属間化合物層67を台座として、鉛（Pb）−
Sn合金系からなる半田バンプ68が設けられている。

第６図は上記第５図で示されるバイポーラLSIを封止
したピングリッドアレイ（PGA）型パッケージを示す断
面図である。

同図で示すように、該PGA型パッケージにおいては、
例えばムライト（3Al₂O₃・2SiO₂）からなるチップキャ
リア69上に半導体チップ41が上記半田バンプ68を用いて
接続されている。また、半導体チップ41の上方には炭化
珪素（SiC）からなるキャップ70が半田からなるろう材7
1を介して配置されており、上記キャップ70とチップキ
ャリア69の表面との間にはエポキシ樹脂等の樹脂72が充
填されて半導体チップ41を封止した構造となっている。
上記キャップ70は直接ろう材71によって半導体チップ41
の背面（素子が形成されていない側の面）と対面して接
合されているため、半導体チップ41からキャップ70への
熱拡散が効果的に行われる構造となっている。なお、こ
のようなパッケージを図示しないモジュール基板等に実
装する場合には、上記キャップ70の上面にさらに放熱フ
ィン等を備えた構造としてもよい。なお、図中、チップ
キャリア69の下面より突出された符号73で示される入出
力用ピンは、チップキャリア69の内部において形成され
た図示しない多層配線によって、上記半田バンプ68と導
通されている。したがって、半導体チップ41は、上記入
出力用ピン73を通じて駆動電源および信号の入出力が可
能な構造となっている。

次に、以上に説明したバイポーラLSIの製造工程につ
いてその一例を説明する。なお以下の工程では層間絶縁
膜60を形成するまでの工程の説明は省略する。

第７図に示すように、層間絶縁膜60上に配線61a〜61c
を形成した後、SiO₂のバイアススパッタあるいはプラズ
マCVDとスパッタエッチングの組合せによりSiO₂膜の如
き絶縁膜62を形成する。既述のように、この絶縁膜62の
表面は比較的平坦化されている。なお、配線61a〜61c間
の溝の深さおよび幅が例えばそれぞれ２μｍであるとす
ると、SiO₂膜のバイアススパッタを用いて絶縁膜62を形
成する場合には、その膜厚が3.5μｍ程度で略平坦な表
面を得ることができる。またプラズマCVDとスパッタエ
ッチングとの組合せにより絶縁膜62を形成する場合に
は、その膜厚が1.5μｍ程度で略平坦な表面を得ること
ができる。

次に、第８図に示すように、プラズマCVD法により、
上記絶縁膜62の上方に膜厚が5000オングストロームのSi
N膜63を形成する。

続いて第９図に示すように、プラズマCVD法により例
えば膜厚が１μｍのSiO₂膜64を形成する。このようにし
て保護膜65が形成される。

続いて、第10図に示すように、保護膜65の所定部分を
エッチング除去することにより、開口65aを開設し、こ
の部分に配線61bの表面を露出させる。さらに、上記露
出表面上に蒸着等の手段によって膜厚が2000オングスト
ローム程度のCr膜66、膜厚が500オングストローム程度
のCu膜74、および膜厚が1000オングストローム程度の金
（Au）膜75を順次形成した後、これらの各膜75,74およ
び66をエッチング処理により所定形状にパターニングす
る。このように３層の各膜を必要とする理由は、上記Au
膜75は上記Cu膜74の酸化を防止するためであり、上記Cu
膜74は半田バンプ68の下地との濡れ性を確保するためで
ある。また、上記Au膜75及びCu膜74のエッチング処理
は、ウエットエッチングにより行い、Cr膜66のエッチン
グはCF₄とO₂との混合流体を用いたドライエッチングに
より可能である。このドライエッチングの際には、上記
SiO₂膜64がエッチングストッパー、すなわちマスクとし
て機能するため、下層のSiN膜63までもがエッチングさ
れるのは防止される。

次に、第11図に示すように、上記SiO₂膜64上に所定形
状のレジストパターン76を形成した後、例えば蒸着等の
手段を通じてPb膜77およびSn膜78を順次形成することに
より、上記Au膜75、Cu膜74及びCr膜66を覆った状態とす
る。これらのPb膜77及びSn膜78の各膜厚の比率は、後に
形成される半田バンプ68中のSn含有率にしたがって選択
的に行う。

続いて、上記レジストパターン76を、その上部に形成
されたPb膜77及びSn膜78とともに除去（いわゆるリフト
オフ）した後、所定の温度で熱処理を行う。これによっ
て上記Pb膜77とSn膜78とが合金化して、前述の第５図に
示したような略球状のPb−Sn合金系の半田バンプ68が得
られる。このような合金化の際には、さらにSn膜78中の
Snが、上記Cu膜74中のCuと合金化することにより、半田
バンプ68と上記Cr膜66との間にCu−Sn系の金属間化合物
層67が形成される。これによって、半田バンプ68の半導
体チップ41上への接合強度が高められている。なお、上
記半田バンプ68中には、実際には上記Au膜75からのAu成
分も微量ではあるが含有される結果となっている。

次に、本実施例の対象の一例であるVLSI（Very Large
Scale Integration）の半導体チップ内の構成について
説明する。

本実施例における半導体チップ41は、メインフレーム
コンピュータ（超高速コンピュータ）のCPU部その他の
論理演算及びメモリ素子として用いられるものである。
したがって、多数の入出力端子が必要となり、200端子
程度までのものは従来のワイヤボンディング法によりチ
ップキャリアに接続され、それ以上のものについては、
第６図で説明したようなCCB（Controlled−collapse So
lder Bumps）法等により接続される。

半導体チップ41のサイズは、10mm〜20mm角の正方形あ
るいは長方形の板状で、その素子形成主面にはECL（Emi
tter−Coupled Logic）回路あるいはその他必要に応じ
てCMOS（Complementry MOS）回路が形成されており、い
わゆるゲートアレイと同様の設計・製造方式により要求
仕様に対応したチップ内構成が選択される。

第12図は、このような半導体チップ上のAl第２〜第４
層目配線の構成を説明するための上面模式図である。同
図において、61は第４層メタル配線群Al−４であり、主
に同図Ｙ軸方向にチップ面を略縦断するように多数本設
けられている。59は第３層メタル配線群Al−３であり、
主に同図Ｘ軸方向に延設されている。57は第２層メタル
配線群Al−２であり、主に同図Ｙ軸方向に延設されてい
る。これらの各層Al配線群は、その一部だけを図示した
が、必要に応じてチップ上面全体に配設されている。81
a〜81gはそれぞれ、50〜200μｍ幅の電源配線又は、基
準電圧配線（ECLの場合は、V_ESL＝−4V,V_EE＝−3V,V_TT
＝−2V,V_CC1,V_CC2,V_CC3＝0V）を示している。また、84Y
は、それぞれが10μｍ幅の第４層予備配線AlS−４で、
ここでは半導体チップ41の上面を略縦断するように設け
られている。

82a〜83hは、５μｍピッチで3.5μｍ幅のAl−３であ
り、相互接続の必要に応じて配置される。83Xは、５ピ
ッチ毎に設けられた略チップ上面を横断するように延設
された第３層予備配線AlS−３である。これらフローテ
ィングの予備配線は、AlS−３とAlS−４とによってチッ
プ面の略全域を網羅できるように配設されている。82a
〜82fは、５μｍピッチで3.5μｍ幅のAl−２であり、上
記Al−３と関連して相互接続の必要に応じて配置され
る。

第13図は、配線修正プロセス、サポート用ツールその
他の配置を示すレイアウト図である。

同図において、85a及び85bは、半導体チップ41上のパ
ターンの原点と基準軸との角度θを検出するための原点
検出用パターンであり、上記で説明したAl−４により形
成される。86は下層の形成状態を検査するための試し堀
り領域、87aは加工基準マーク、すなわち層間ずれ検出
用メタルパターンであり上記Al−３によって形成されて
いる。87bも同様に層間ずれ検出用メタルパターンであ
り、Al−４で形成されている。

同図中、88a〜88dは、それぞれ予備ゲートセル、89は
配線修正履歴、製品仕様、品名、型名等を記録するため
にマークあるいはパターンを形成する記録領域であり、
例えば第１図で説明したレーザCVDによって文字、記号
等によって記録が行われる。

第14図は予備ゲートセルの平面レイアウトの内、Al−
３よりなるアンテナ配線のみを示した平面図である。

同図において、91a〜91jは、それぞれアンテナ配線Al
A−３を示している。

第15図は上記予備ゲートセルの内蔵素子及びゲートの
模式回路図である。

同図において、SR₁およびSR₂は予備抵抗、SG₁およびS
G₂はECL予備ゲートを示している。

次に、上記のようなゲートレベルにおいて、本実施例
の配線修正方法の各種パターンを説明する。なお、以下
に説明する各図はいずれもECL回路の例である。

第16図は「入力Highクランプ」と呼ばれる配線修正パ
ターンを示す回路模式図であり、同図中、G₂及びG₃は既
配線ゲート（同図ではORゲートを示している）、I₄〜I₈
は各ゲートへの入力配線、O₂およびO₃は各ゲートの出力
配線、V_CCは前述のV_CC1〜V_CC3の内の一つである。同図
ではI₄の入力配線がC₁において切断され、これがモリブ
デン（Mo）よりなるジャンパ修正配線C₂によってV_CCと
接続され、ゲートG₂の入力配線I₄が“High状態”にクラ
ンプされている。このようなジャンパ修正配線C₂の形成
について前述のレーザCVD装置１が用いられるが、その
工程については後で詳述する。

第17図は「逆出力使用」と称呼される配線修正パター
ンを示す回路模式図であり、同図においてG₄およびG₅は
既配線ゲート、SGは第13図の88a〜88dの一つに対応する
予備ゲートセル88内の予備ゲート（第15図のSG₁及びSG₂
に対応する）である。また、I₉〜I₁₄及びI₂₄,I₂₅は各ゲ
ートの入力配線、O₄,O₅はそれぞれG₄及びG₅の出力配
線、C₃及びC₄は上記第16図で説明したものと同様のジャ
ンパ修正配線である。

第18図は「予備ゲート追加」と称呼される修正パター
ンの模式回路図である。

同図において、G₆〜G₈は既配線ゲート、SGは先の説明
と同様に、予備ゲートセル88内の予備ゲート、I₁₅〜I₂₃
はそれぞれのゲートの入力配線、O₅はゲートG₇の出力配
線、C₅〜C₇はそれぞれジャンパ修正配線である。

次に、上記に説明したジャンパ修正配線C₁〜C₇の形
成、すなわち本発明における配線修正プロセスの一例を
説明する。

一般に、メインフレームコンピュータ等の開発に際し
ては、数百種類もの論理LSIを同時に開発し、これらの
論理LSIを順次用いてシステムのデバッグ、調整を行っ
ている。この段階で、論理不良あるいは論理変更等の必
要が明かとなった場合には、速度やかにLSIの再作成が
必要となる。

本発明においては、CCB電極（半田バンプ68）形成済
（第５図参照）でかつダイシング（分割）が行われ、チ
ップ状態とされた半導体チップ41（LSI）を多数ストッ
クしておき、これらに対して上記各修正パターン等を施
すことによって、５〜30時間程度の短時間でLSIの再作
成が完了する。

ここで、上記第16図〜第18図に説明したような論理ゲ
ートにおける配線修正は、チップ状態に限らず、ウエハ
状態でも可能である。ウエハ状態で配線修正を行う場合
には、チップ状態に比べて位置決め（アライメント）等
が容易ではあるが、修正再作成までのターン・アラウン
ド・タイムは長くなる。したがって、このようなデメリ
ットが許容される分野においては、ウエハ状態での配線
修正も可能である。たとえばWSI（Wafer Scale Integra
tion）等のように一枚のウエハでLSIを形成する場合等
にはウエハ状態での配線修正が有効である。

さらに、チップ状態での配線修正に際しては、裸状態
のチップに限らず、チップキャリアあるいはパッケージ
基板にダイボンディングされた状態、あるいはワイヤボ
ンディングがなされている状態での配線修正も可能であ
る。このような場合には修正再作成までのターン・アラ
ウンド・タイムは短縮される。このことはTAB（Tape Au
tomated Bonding）方式による半導体チップについても
同様であり、修正再作成までのターン・アラウンド・タ
イムの短縮が可能である。

このような配線修正に際しては、たとえば第５図で示
した状態に分割された予備チップを各品種についてスト
ックしておき、デバッグの結果に対応して修正を行う。

この場合には、まず第13図の試し掘り領域86にFIB（F
ocus Ion Beam）によって試し掘りを行い、その検出デ
ータを記憶する。更に、同図87a及び87bの層間ずれ検出
パターンを用いてAl−３およびAl−４の合わせずれを検
出し、そのデータを記憶する。次に、同図85a及び85bの
原点及びθ検出パターンによりチップ上の設定パターン
・データと実パターンの原点及び軸を一致させる操作又
は演算を行い、それに従って、第19図〜第25図に示すよ
うな修正を実行する。

第19図は、第12図及び第13図に対応するチップ主面の
修正部分の上面拡大図である。同図において、81は比較
的幅広いAl−４で構成される電源配線（基準電圧配線を
含む）であり、83XはＸ軸方向に延設されるAlS−３すな
わち第３層予備配線あるいは、Al−３すなわち素子に連
結済の第３層Al配線群の一つでもよい）である。また、
84YはＹ方向に延設するAlS−４すなわち第４層Al予備配
線、96はFIBによる縦穴に形成されたレーザCVDによるモ
リブデン（Mo）析出層である。このようなMo析出層96の
形成については後述する。

第20図は上記第19図のＸ−Ｘ線における断面図であ
る。同図において、58は第３層の層間絶縁膜、83Xは第
３層予備配線、60は第４層の層間絶縁膜、81は電源配
線、65はファイナルパッシベーションすなわち保護膜、
84Yは第４層予備配線、93は下地Cr（クロム）膜であ
る。

第21図は他の修正技法を施した部分の上面拡大図であ
る。上記第19図及び第20図と異なる部分のみを説明する
と以下の通りである。

同図（第21図）において、99はFIBによって加工され
たショート防止用の切欠溝、97および98は後に詳述する
Mo析出層、100はこのMo析出層97および98との間を接続
するジャンパ修正配線である。

第22図は上記第21図のＸ−Ｘ線における断面図であ
り、各符号については既に説明したので省略する。この
ような第21図および第22図に示す技法は、特に第３層予
備配線83Xが第４層予備配線84Yの直下まで延設されてい
ない場合、あるいは第３層予備配線83Xが一般のAl−３
で形成されている場合等に有効である。

第23図〜第25図はその他の修正技法を示しており、第
23図は予備ゲートを用いた一例を示す平面図、第24図は
その要部拡大図、第25図は第24図のＸ−Ｘ線における断
面図である。

第23図において、88は予備ゲートセル、91a〜ｊはAl
−３からなるアンテナ配線で、それぞれ前述の第15図の
SG₁〜₂,SR₁〜_２のいずれかの端子にAl−２及びAl−１を
介して接続されている。また同図中、81はAl−４からな
る電源配線、84Yは第４層予備配線AlS−４、83Xは第３
層予備配線AlS−３を示している。なお、図中１点鎖線
の円形状で囲まれた符号101で示す部分は配線修正を行
う際の要部であり、第24図および第25図で示す部分であ
る。

第24図および第25図における102および103はMo析出
層、104はジャンパ修正配線である。

次に、以上の各図で説明したMo析出層96,97,98,102,1
03およびジャンパ修正配線100,104の生成プロセスにつ
いて詳述する。

第２図はMo析出層並びにジャンパ修正配線の形成プロ
セスを示す要部断面図である。

まず、第２図（ａ）に示すように、先の検査工程で確
認されたデータに基づいて、修正対象部分の座標を決定
した後、FIBにより保護膜65を貫通するスルーホール92
を穿設加工する。このスルーホール92は、直径約５μ
ｍ、深さ約10μｍ程度であり、層間絶縁膜60上に形成さ
れた配線61を上層に引き出すためのものであり、該スル
ーホール92の底面に配線61の表面が露出された状態とな
っている。

次に、同図（ｂ）に示すように、保護膜65およびスル
ーホール92の内周面ならびに露出状態となっている配線
61の表面を、アルゴン（Ar）雰囲気（1Pa）にてスパッ
タ・エッチングを行った後に、その全面にクロム（Cr）
をスパッタリングによって200〜300オングストローム程
度の膜厚で被着させ、Cr下地膜93を形成する。

以上のようなCr下地膜93を形成した試料13（半導体チ
ップ、半導体ウエハ、あるいはパッケージ）を第１図で
説明したレーザCVD装置１に供給する。このとき上記試
料13はまず常圧状態に維持された予備室14内に一旦収容
された後、ターボ分子ポンプ６の作動により、作業室４
と同等の気圧状態（10Pa程度）とされた予備室14より自
動搬送システム11を通じてXYステージ７上に移される。
この状態で試料13の位置決めが行われると、ガス銃21の
作動により、作業室４内の試料13表面がモリブデンカル
ボニル（Mo（Co）_６）からなる反応ガスGsの雰囲気で覆
われる。続いてレーザ光学系コントローラ３によりレー
ザ光源２が作動されると、上記スルーホール92の底面の
配線61上にビーム径を直径３μｍ程度に絞ったレーザビ
ームLBが照射される。このとき、上記レーザビームLBの
光によってMo（Co）_６が分解され、この成分中のMoが配
線61の表面に析出される（第２図（Ｃ））。レーザビー
ムLBの照射によって配線61上のMo析出層96は次第に成長
し、スルーホール92を完全に埋設した状態となる。この
状態のままレーザビームLBの照射を継続した場合、Mo析
出層96はさらに成長するが、成長量が大きくなりすぎた
場合、後に形成されるジャンパ修正配線94との境界領域
でクラックを生じ易くなり、小さすぎる場合には、ジャ
ンパ修正配線94との電気的導通が困難となる。そのた
め、スルーホール92上のMo析出層の高さはｈ＝0.3μｍ
〜1.0μｍの範囲に制御されることが望ましい。このよ
うなMo析出層96の高さｈの制御は、従来技術ではスルー
ホール92の深さとレーザビームLBの照射時間等により析
出層の高さを予め測定した予想値によって行っていたた
め、精密な制御が困難であったものである。この点につ
き、本実施例では第１図でも説明したように、AEセンサ
22ならびにマイクロフォン23によってレーザビームLBの
照射音を検出し、この検出音の変化によりMo析出層96の
膜厚、すなわち第２図（ｄ）中ｈで示される距離を測定
可能となっているため、ｈを適切な値に制御できる。こ
のような制御としては、たとえば第１図の制御用コンピ
ュータシステム27において、デジタル信号化された検出
音と予めサンプリングされたしきい値信号とを常に比較
し、検出音による信号がしきい値信号を越えた時点をMo
析出層96の生成終点とする。この生成終点の検出に基づ
き例えば、制御用コンピュータシステム27は、レーザ光
学系コントローラ３に指令信号を送出し、レーザ光源２
の作動を停止させる等して、Mo析出層96の生成を停止さ
せる。

続いて、保護膜65の上面に被着されたCr膜93上を這う
ようにして第２図（ｅ）に示すような厚さ0.3μｍ〜1.0
μｍ程度で幅3.0μｍ〜15μｍ程度のジャンパ修正配線9
4を形成する。このとき、本実施例では、上記のように
析出層高さｈが的確に制御されているため、Mo析出層96
とジャンパ修正配線94との間に段差を生じることなく、
両者の膜厚がほぼ一致している。ジャンパ修正配線94の
形成に際しては、本実施例では第３図に示すように、ジ
ャンパ修正配線94の延設方向に対して直交方向にレーザ
ビームLBを走査させることによって行う。この場合、上
記直交方向（Ｘ方向）へのレーザビームLBの走査は、第
１図で説明した変調ユニット16、すなわちAOモジュレー
タによって生成された振幅によって実現されている。一
方、Ｙ方向へのレーザビームLBの移動は、試料13の載置
されたXYステージ７をＹ方向に低速で移動させることに
よって相対的に実現している。本実施例では、上記のよ
うにジャンパ修正配線94の形成に際して、レーザビーム
LBを配線の延設方向とは直交方向に走査させることによ
って、この方向に対して高い金属分子の結合強度を得ら
れる。したがって、保護膜65の表面に段差等を生じてい
る場合であっても、本実施例によれば配線途中のクラッ
クの発生を防止でき、信頼性の高い配線修正が可能とな
る。さらに、本実施例によれば上記ジャンパ修正配線94
の形成時において、XYステージ７に内設された加熱手段
９によって試料13の表面が300℃程度に加熱された状態
となっている。したがって、レーザビームLBの照射によ
って析出されたMoは該加熱によってアニールされるた
め、ジャンパ修正配線94内における層間抵抗が低減され
る効果がある。

上記ジャンパ修正配線94の形成後、ジャンパ修正配線
94をマスクとしてAr雰囲気のスパッタリング処理を行
い、不要部分95のCr下地膜93を除去する。

以上に説明したように、第16図〜第18図の修正パター
ンを実行する際に、第19図〜第25図に示す技法を相互に
組み合わせて保護膜65の形成後のチップ上配線修正を実
行する。この修正後、又は略同時的に、第13図に示した
記録領域89に、上記の配線修正履歴、製品仕様、品名、
型名等を本実施例のレーザCVD装置１のレーザビームLB
の走査によって記録する。この記録に際しては、文字、
数字あるいは適当な記号等の他、バーコードその他のコ
ンピュータ認識用の各種のコードを用いることができ
る。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば、変調ユニットとしてはAOモジュレータを用
いた場合について説明したが、他の光学的な手段であっ
てもよい。

以上の説明では主として本発明者によってなされた発
明をその利用分野である、いわゆる論理素子における論
理変更等の際の配線修正に適用した場合について説明し
たが、これに限定されるものではなく、たとえばメモリ
素子等におけるビット救済の際の配線修正等にも適用で
きる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、レーザビームを析出配線の延設方向に対し
て直交方向、すなわちクラックの生じ易い方向と平行に
走査させることによって、当該方向の機械的強度が高ま
り、析出配線の断線あるいは一部欠損による高抵抗化が
防止できる。

また、レーザビームの照射音の変化を測定することに
より、析出量の変化が測定可能となり、この結果、析出
時における終点検出が容易となり、終点制御が困難であ
ることに起因する析出膜厚の不均一および析出膜と析出
配線との境界領域におけるクラックの発生等を有効に防
止できる。

以上により、信頼性の高い配線修正を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例であるレーザCVD装置を示す
構成図、第２図（ａ）〜（ｆ）は本実施例における配線修正工程
を示す要部断面図、第３図は同じく配線修正工程を示す要部斜視図、第４図は実施例で用いられる変調ユニットの原理を示す
説明図、第５図は本実施例により製造されるバイポーラLSIの要
部断面図、第６図は上記第５図で示されるバイポーラLSIを封止し
たピングリッドアレイ（PGA）型パッケージを示す断面
図、第７図〜第11図は上記バイポーラLSIの上層部の形成工
程を順次示す要部断面図、第12図は上記バイポーラLSIにおける半導体チップ上のA
l第２〜第４層配線の構成を示す上面模式図、第13図は同じく半導体チップ上における配線修正プロセ
ス、サポート用ツールその他の配置状態を示すレイアウ
ト図、第14図は予備ゲートセルの平面配置の内、Al−３よりな
るアンテナ配線のみを示した平面図、第15図は予備ゲートセルの内蔵素子およびゲートの模式
回路図、第16図，第17図および第18図はそれぞれ各種のゲートの
修正パターンを示す模式回路図、第19図は上記第12図及び第13図に対応する半導体チップ
主面の修正部分を示す上面拡大図、第20図は上記第19図のＸ−Ｘ線における断面図、第21図は他の修正技法を施した半導体チップ主面の部分
の上面拡大図、第22図は上記第21図のＸ−Ｘ線における断面図、第23図〜第25図はその他の修正技法、特に予備ゲートを
用いた一例の平面図、要部拡大図、およびそのＸ−Ｘ線
における断面図である。１……レーザCVD装置、２……レーザ光源、３……レー
ザ光学系コントローラ、４……作業室、５……真空コン
トローラ、６……ターボ分子ポンプ、７……XYステー
ジ、８……XYステージコントローラ、９……加熱手段、
10……XYステージドライバ、11……自動搬送システム、
12……自動搬送システムコントローラ、13……試料、14
……予備室、15……シャッタ機構、16……変調ユニッ
ト、17……ガラス体、18……圧電素子、19……ガス銃コ
ントローラ、20……AOスキャンコントローラ、21……ガ
ス銃、22……AEセンサ、23……マイクロフォン、24……
AEアンプ、25……バンドパスフィルタ、26……A/Dコン
バータ、27……制御用コンピュータシステム、28……CR
T、29……キーボード、30……マウス、31……フロッピ
ィーディスク、41……半導体チップ（半導体基板）、42
……埋め込み層、43……エピタキシャル層、44……フィ
ールド絶縁膜、45……チャネルトッパ領域、46……真性
ベース領域、47……グラフトベース領域、48……エミッ
タ領域、49……コレクタ取り出し領域、50……絶縁膜、
50a〜50c……開口、51……ベース引出し電極、52……多
結晶シリコンエミッタ電極、53,54……絶縁膜、54a〜54
c……開口、55a〜55c……配線（第１層目）、56……層
間絶縁膜、56a……スルーホール、57……配線（第２層
目）、58……層間絶縁膜、58a……スルーホール、59,59
a〜59c……配線（第３層目）、60……層間絶縁膜、61,6
1a〜61c……配線（第４層目）、62……絶縁膜、63……S
iN膜、64……SiO₂膜、65……保護膜、65a……開口、66
……クロム（Cr）膜、67……金属間化合物層、68……半
田バンプ、69……チップキャリア、70……キャップ、71
……ろう材、72……樹脂、73……入出力用ピン、74……
Cu膜、75……Au膜、76……レジストパターン、77……Pb
膜、78……Sn膜、81……電源配線、81a〜81g……電源配
線・基準電圧配線、82a〜82f……第２層メタル配線群
（Al−２）、83a〜83h……第３層メタル配線群（Al−
３）、83X……第３層予備配線、84Y……第４層予備配線
（AlS−４）、85a,85b……原点検出用パターン、86……
試し堀り領域、87a……加工基準マーク、87b……層間ず
れ検出用メタルパターン、88,88a〜88d……予備ゲート
セル、89……記録領域、91a〜91j……アンテナ配線、92
……スルーホール、93……Cr下地膜、94……ジャンパ修
正配線、96,97,98……Mo析出層、99……切欠溝、100…
…ジャンパ修正配線、101……配線修正要部、102,103…
…Mo析出層、104……ジャンパ修正配線、Gs……反応ガ
ス、LB……レーザビーム。

Claims

(57)【特許請求の範囲】

【請求項１】主面上に第１配線とこれに対して離れて位
置する第２配線とを設けた半導体基板を用意する工程
と、反応ガス中に配置された前記半導体基板にレーザービー
ムを走査して反応ガス中の金属成分を前記半導体基板の
主面上に析出させて前記第１および第２配線を接続する
第３配線を形成する際に、前記第３配線の延設方向に対
して直交方向にレーザービームの走査を繰り返しながら
前記第３配線の形成を行う配線形成工程とを有すること
を特徴とする半導体装置の製造方法。
【請求項２】主面上に第１配線とこれに対して保護膜を
介して離れて位置する第２配線とを設けた半導体基板を
用意する工程と、前記第１および第２配線の少なくともいずれか一方の表
面に形成された絶縁膜にスルーホールを形成して前記配
線の一部を露出させる工程と、反応ガス中に配置された前記半導体基板の前記スルーホ
ールにレーザービームを照射して反応ガス中の金属成分
を前記スルーホール内に析出する工程と、レーザービームを走査して反応ガス中の金属成分を前記
絶縁膜の表面上に析出させて前記第１および第２配線を
接続する第３配線を形成する際に、前記第３配線の延設
方向に対して直交方向にレーザービームの走査を繰り返
しながら前記第３配線の形成を行う配線形成工程とを有
することを特徴とする半導体装置の製造方法。
【請求項３】請求項２記載の半導体装置の製造方法であ
って、前記スルーホールにレーザービームを照射して反
応ガス中の金属成分を前記スルーホールに析出する際
に、レーザービームの照射音を検出して析出終了位置を
検出する析出終了位置検出工程を有することを特徴とす
る半導体装置の製造方法。